硬核乘法器的Verilog HDL 调用

例子:使用IP Core实例化一个18比特×18比特的硬核乘法器,并完成相关软件测试和硬件仿真。

module my_multiply(
clk,a,b,q
    );
 input clk;
 input [17:0]a,b;
 output [35:0]q;
 multiply u1(.clk(clk),.a(a),.b(b),.p(q));
endmodule

原文发布于微信公众号 - 瓜大三哥(xiguazai_tortoise)

原文发表时间:2016-06-29

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