串口通信控制器的Verilog HDL实现（二） 波特率发生器模块

module baud_gen(
clk_50MHz,rst_p,bclk
    );
 input clk_50MHz;
 input rst_p;
 output bclk;//153.60kbps
 reg bclk;
 reg [8:0]cnt;//50000000/153600=325.5
 always @(posedge clk_50MHz)
 begin
if(rst_p)
begin
cnt<=0;
bclk<=0;
end
else
begin
if(cnt>324)
begin
cnt<=0;
bclk<=1;
end
else
begin
cnt<=cnt+1;
bclk<=0;
end
end
 end
endmodule