设置输出延迟

FPGA作为上游芯片发送数据给下游芯片,output_delay反应的是输出数据在被捕获之前应该稳定存在的时间。

Xdc是以下游芯片的时间点作为参考的。

Max指的是保持时间约束,min指的是建立时间约束

输入到输出端口的组合时钟延迟

sET_MAX_DELAY 15 -FROM [GET_PORTS DIN] -TO [GET_PORTS DOUT]
create_clock -name sysclk -period 10 [get_ports clkin]
set_input_delay -clock sysclk 4 [get_ports din]
set_output_delay -clock sysclk 5 [get_ports dout]

原文发布于微信公众号 - 瓜大三哥(xiguazai_tortoise)

原文发表时间:2016-12-24

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