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Aurora Reset(复位)

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瓜大三哥
发布2019-06-05 17:05:00
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1 Aurora 8B / 10B复位

复位信号用于将Aurora 8B / 10B IPCORE 设置为已知的启动状态。在复位时,内核停止任何当前操作并重新初始化新通道。在全双工模块上,复位信号复位通道的TX 和RX 侧。在单工模块中,tx_system_reset复位TX 通道,rx_system_reset 复位RX 通道。gt_reset 信号复位最终复位内核的收发器。注意:tx_system_reset 与单工边带接口上使用的tx_reset 和rx_reset 信号分开。

用例1:双工核心中的复位断言双工核心中的复位置位应至少为6 个user_clk 时间段。结果,如下图所示,channel_up 在三个user_clk 周期后被置为无效。

用例2:在双工核心中的gt_reset 断言

下图显示了双工IPCORE 中的gt_reset 断言,并且应至少为六个init_clk_in 时间段。因此,在几个时钟周期之后,user_clk 停止,因为收发器中没有txoutclk,并且随后将channel_up 置为无效。

下图显示了simplex 内核中tx_system_reset 和rx_system_reset 断言的推荐过程。

1.tx_system_reset 和rx_system_reset 被断言至少六个时钟user_clk 时间段。

2.在三个user_clk 周期后,tx_channel_up 和rx_channel_up 被置为无效。

3.在tx_system_reset 被取消置位之后,rx_system_reset 被取消置位(或)释放。

3.在tx_system_reset 被取消置位之后,rx_system_reset 被取消置位(或)释放。这确保了simplex-TX 内核中的收发器能够更早地开始传输初始化数据,并增强了单工RX 核心对准正确数据序列的可能性。

4.在tx_channel_up 断言之前, rx_channel_up 被断言。必须通过simplex-TX 核心和Simplex-TX 内核中的单工定时器参数( C_ALIGNED_TIMER, C_BONDED_TIMER 和C_VERIFY_TIMER)来满足此条件,以满足此条件。

5.当单片机TX 核心在配置的时间内完成Aurora 8B / 10B 协议信道初始化序列传输时,tx_channel_up 被置位。断言tx_channel_up 最后确保simplex-TX 内核在Simplex-RX 核心准备就绪时发送Aurora 初始化序列。

2 Aurora 8B / 10B 双工上电顺序

在板上电顺序期间,gt_reset 和复位信号都必须为高电平。

收发器参考时钟(GT_REFCLK)和无核心运行时钟(INIT_CLK)预计在上电时稳定,以使Aurora 8B / 10B IPCORE 正常工作。

3 Aurora 8B/10B 双工正常工作复位顺序

在正常操作期间,在确定gt_reset信号之前,期望复位信号至少被确定128 个user_clk时间周期,以确保在由于用户_clk信号被抑制之前可编程逻辑中的核心部分已经达到已知的复位状态断言gt_reset。

4 Aurora 8B/10B 单工开机序列

在上电期间,TX 单工和RX 单工内核的gt_reset 和复位信号预计为高电平。预计INIT_CLK 和GT_REFCLK 在上电期间是稳定的。TX 板上的gt_reset 信号必须先被取消置位,然后在RX 侧消除gt_reset; 这样可确保RX 端的CDR 锁定正确。

单工上电顺序:

  1. 1. Deassert TX-side gt_reset(A)
  2. 2.取消旁路RX 侧gt_reset(C)
  3. 3.与user_clk(D)同步脱扣RX 侧复位
  4. 4.与user_clk(B)同步脱扣TX 侧复位

注意:必须注意确保(D)至(B)时差尽可能小。

5 Aurora 8B/10B 单工正常工作复位顺序

对于单工配置,建议TX 侧复位序列与RX 侧复位序列紧密耦合,因为TX 和RX 链路没有通信反馈路径。请注意,如果RX 侧被复位,则没有直接机制来通知TX 侧的复位。因此,对于Aurora8B / 10B 单工内核,需要在系统级别处理复位耦合。每个TX 侧的复位必须在RX 侧后面,如下图所示,RX 端复位失效和TX 侧复位失效之间的时间必须保持尽可能的最小。在确认gt_reset 之前, 需要至少128 个时钟周期, 以确保在通过断言gt_reset 来抑制user_clk 之前,可编程逻辑中的核心部分达到已知的复位状态。gt_reset 的断言时间必须至少为6 个init_clk 时间段,以满足核心中包含的去跳频电路。

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原始发表:2019-05-25,如有侵权请联系 cloudcommunity@tencent.com 删除

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