verilog常用语法二让您的FPGA设计更轻松

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条件编译

一般情况下，Verilog HDL源程序中所有的行都将参加编译。但是有时希望对其中的一部分内容只有在满足条件才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时进行编译，而当条件不满足是则编译另一部分。

用verilog的generate语句可以实现条件编译功能，这个功能类似于c语言中的#ifdef语句。

示例：

当 USE_REG == 1 的时候，fpga map的红色框电路，当 USE_REG == 0时，FPGA map的蓝色框电路。

位宽匹配

示例：

{KSZ{1'b0}}为位宽为KSZ的数字0。

信号边缘检测

在FPGA开发过程中，获得某些信号的上升沿和下降沿是至关重要的，从信号的上升沿或下降沿就可以判断信号的起始有效。

示例：

仿真平台：

Vs_rise_flag 和vs_fall_flag分别是vsync信号的上升沿和下降沿标志。

仿真波形：

如上图所示，红色的圆圈表示vsync的上升沿，红色正方形框表示vsync的上升沿标志；蓝色的圆圈表示vsync信号的下降沿，蓝色框表示vsync的下降沿标志。

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