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Block RAM的性能与功耗

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Lauren的FPGA
发布2019-10-31 00:35:31
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发布2019-10-31 00:35:31
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文章被收录于专栏:Lauren的FPGA

设计中如果大量使用Block RAM,可通过一些综合属性管理RAM的实现方式以满足系统对性能与功耗的需求。以32Kx32bit RAM为例,目标芯片为UltraScale,通过使用综合属性cascade_height来管理Block RAM的级联高度,如下图所示。

当级联高度分别为1、32和8时,其实现方式如下图所示。不难理解,若级联高度为1,在同一时间32个Block RAM均处于激活状态;若级联高度为32,同一时间只有1个Block RAM处于激活状态,但级联长度最长,尽管有专用级联走线,但毕竟要穿越时钟域,有可能无法实现;若级联高度为8,同一时间有4个Block RAM处于激活状态。相比之下,级联高度为1时,Fmax最大,功耗也最高;级联高度为32时,Fmax最小,但功耗也最小;级联高度为8时,Fmax和功耗均介于前两者之间,可在功耗与性能之间获得折中。

还有一个综合属性ram_decomp,可进一步帮助降低系统功耗。以8Kx36bit RAM为例,采用如下图所示的四种实现方式。其中,第4种实现方式同时使用了cascade_height和ram_decomp两个综合属性。

相比下来,第4种实现方式可获得性能和功耗的折中。第1种和第3种实现方式是一致的,均获得较低的功耗。第2种方式功耗最高。

当两个综合属性同时作用于同一个信号上时,可采用如下方式。注意在System Verilog中,两个综合属性之间需要用逗号隔开。

结论:

-使用大深度的RAM时,可通过综合属性cascade_height和ram_decomp管理RAM的实现方式,以获得性能与功耗的折中

上期内容:

Block RAM的基本结构

下期内容:

UltraRAM的基本结构

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原始发表:2018-04-19,如有侵权请联系 cloudcommunity@tencent.com 删除

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