以UltraScale芯片为例,每个Block RAM为36Kb,由两个独立的18Kb Block RAM构成,如下图所示。
每个18Kb Block RAM架构如下图所示。从图中可以看出,Block RAM本身会对输入控制信号(addr, we, en)和输入数据(din)进行寄存(这些寄存器是可选的且在Block RAM内部),同时对输出也可寄存(该寄存器也是可选的)。从而,从输出到输出的最大Latency为2。采用手工编写RTL代码的方式使其映射为Block RAM时,可按照Block RAM的架构描述。需要注意如果需要复位,输出寄存器是带有复位端口的,但仅支持同步高有效。实验证明,只要按照该结构描述,所有的寄存器会映射到Block RAM架构中,不会消耗额外的寄存器。
(图片来源:ug573,figure 1-5)
这两个18Kb的Block RAM可形成如下图所示的4种配置方式。
可通过IP Core (Block Memory Generator)或者XPM_MEMORY的方式使用BlockRAM,但无论通过哪种方式,都需要注意对Block RAM的输出要做寄存处理,尤其是在高速设计中。在使用IP Core时,会有如下图所示的选项,其中的Primitives Output Register为Block RAM自带的寄存器,而CoreOutput Register为SLICE中的寄存器。
进一步说明,这两个寄存器的位置如下图所示。图中的Embedded Output Registers即对应Primitives OutputRegister。
(图片来源pg058,figure 3-17)
类似的,在使用FIFO IP Core时,也会有一个选项Output Registers,其对应的Embedded Registers即为Block RAM自带的寄存器。
Block RAM自带的寄存器(Embedded Registers)对系统性能有很大影响,以VirtexUltraScale Plus芯片为例,在使用该寄存器和未使用该寄存器时,Tco(时钟到输出延迟)的变化还是很大的,这意味着Fmax会因此而发生较大变化。
(图片来源ds923,table 28)
在综合后的网表中,选中设计中的Block RAM,在其Property窗口中,查看DOA_REG和DOB_REG,若其为0,则说明未使用Embedded Registers。
当设计要求Latency为2时,Primitives Output Register和Core Output Register选取其一即可。若系统时钟频率较高,可选择Core Output Register,因为该寄存器的Tco小于Primitives Output Register的Tco,同时CoreOutput Register的布局可兼顾下级时序路径的时序要求;若当前设计触发器利用率较高,同时选择Primitives Output Register可满足系统时序要求,则选择PrimitivesOutput Register可避免进一步增加触发器的利用率。
结论:
-在使用Block RAM时,为便于时序收敛,最好使用Embedded Registers
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Block RAM的性能与功耗