有一本书叫做”FSM based Digital Design UsingVerilog HDL”,通过这本书你可以对状态机有进一步的认识。之所以提到状态机,是因为就控制逻辑而言,采用它很方便(当然未必最为高效)。
对软件工程师而言,比如完成两个数组相乘(这里指的是数组中的元素对应相乘),可分为如下几个步骤:
实际上,这三个步骤就对应了三个状态。Vivado HLS的一个重要工作机制就是提取控制逻辑,这些控制逻辑最终以状态机的形式体现出来。
本讲通过一个简单的具体实例(数组的乘加运算),介绍Vivado HLS的工作原理,包括Scheduling、Binding、Control logic extraction等概念,使得无论是软件工程师还是硬件工程师都可以放心、高效使用Vivado HLS。
更为深入的介绍可阅读以下文档:
ug902 (v2018.1) High-Level Synthesis : page 6 - page 11