Vivado Non-Project MODE Tcl Commands

Vivado Non-Project MODE Tcl Commands

1 read_edif:将EDIF或NGC网表文件导入当前项目的“设计源”文件集。

Examples:read_edif C/Data/bft_top.edf

2 read_verilog:读取Non-project模式会话的Verilog（.v）和System Verilog（.sv）源文件。

Examples:read_verilog C:/Data/FPGA_Design/new_module.v

read_verilog -sv { file1.sv file2.sv file3.sv }

read_verilog { file1.v file2.v file3.v}

3 read_vhdl:读取Non-project模式会话的VHDL（.vhd或.vhdl）源文件。

Examples:read_vhdl C:/Data/FPGA_Design/new_module.vhdl

read_vhdl -vhdl2008 {file1.vhd file2.vhd file3.vhd}

4 read_ip:读取Non-project模式会话的现有IP（.xci或.xco）项目文件。对于Vivado IP（.xci），如果网表位于IP目录中，则使用设计检查点（.dcp）综合网表来实现IP。如果不是，则将IP RTL源与其余的顶层设计一起使用。.ngc网表可用于.xco IP项目。

Examples:read_ip C:/test_ip/char_fifo.xci

5 read_checkpoint:将设计检查点加载到内存设计中。

Examples:read_checkpoint C:/Data/checkpoint.dcp link_design -name Test1st1

read_checkpoint -incremental C:/Data/routed.dcp

6 read_xdc:读取Non-project模式会话的.sdc或.xdc格式限制源文件。

Examples:read_xdc file_1.xdc

7 read_bd:读取Non-project会话的现有IP集成器模块设计（.bd）。

Examples:read_bd C:/Data/block_designs/design1.bd

8 synth_design:使用设计顶部模块名称和目标零件作为参数启动Vivado综合。

9opt_design:执行高级设计优化。

10 power_opt_design:执行智能时钟门控以降低整体系统功耗。这是一个可选步骤。

11 place_design:放置设计。

12 phys_opt_design:执行物理逻辑优化以改善时序或可布线性。这是一个可选步骤。

13 route_design:路由设计。

14report_*:运行各种标准报告，这些报告可以在设计过程的不同阶段运行。

15write_bitstream:生成一个比特流文件并运行DRC。

Examples:write_bitstream -raw_bitfile C:/Data/design1

16 write_cheackpoint:在流程的任何点保存设计。设计检查点由网表和约束以及流程中该点的任何优化以及实现结果组成。

Examples:write_checkpoint C:/Data/checkpoint1 -force

17 start_gui/stop_gui:使用内存中的当前设计打开或关闭Vivado IDE。

之则认为数据有误或者数据可能存在亚稳态。

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