还是使用昨天的那个设计好的文件,打开方式一样,需要先打开System Generator 2018.2,然后等待相关的库加载到MATLAB了,再从MATLAB中打开之前设计的模型文件,就是.slx为后缀的文件,如下所示的例子:
打开文件后所示:
双击Gateway In模块,将Basic中输出类型改为Boolean;在Implementation页面中选中Specifu IOB location constraints,并设定IOB padlocation为{‘P5'},可以根据自己的板卡进行设置,这个对应的是FPGA板卡的一个拨码开关,IO stanrad设置为{'LVCMOS33'},点击OK按钮完成配置,操作图如下:
双击Gateway Out,按下图的配置管脚,我写的是F6,对应板卡上的一个LED灯。
双击System Generator模块,Compilation中设定Part为FPGA的芯片,语言设置为Verilog,Clocking中设定时钟周期为10ns对应100MHz的晶振,P17为其对应的管脚,采样周期1/100e6等,设置结果看图,然后点击Generate生成VIVADO工程,操作如下所示。
生成完成后会出现一个提示框,可以点Show Details查看详情,点OK结束;
找到模型所在的文件夹下的netlist文件夹,看到有以下的文件,sysgen子文件夹包含了导出的Verilog或VHDL设计文件;ip子文件夹是设计导出的IP核形式;ip_catalog子文件夹包含一个调用该IP核的Vivado的示例工程
打开ip_catalog下的VIVADO工程:
在VIVADO中可以看到工程都已经配置完成:
顶层的代码长这样:
本期将上一次的简单设计的整个流程补充完了,不过很多人初学的话,对这些模块的配置可能还有点懵,可以看XILINX官方给出的一个文件ug958,这里边对System Generator的仿真模块有详细的介绍,后面进行其他设计时,会再讲解一些配置的参数指什么,ug958这个资料不会找的话就直接在后台回复关键字获取我传网盘上的吧