System Generator系列之使用AXI接口和IPI（四）

在Flow Navigator的界面下，点击Project Manager，使其返回到工程管理的界面

Sources的菜单下，对Design Sources下的设计即design_1右击，并单击Generate Output Products

在Generate Output Products的对话框下，点击Generate开始启动以生成必要源文件的过程

等待生成完成后，再一次右击design_1，选择Create HDL Wrapper

保持默认的Let Vivado manage wrapper and auto-update，然后点击OK退出窗口

这时候的Design Sources的源文件已经变成了design_1_wrapper.v，这时的文件已经可以被用于综合，实现以及生成FPGA下载所需的比特流数据。

在Flow Navigator菜单下，点击Generate Bitstream，用以启动其余部分

在弹出的界面点击Yes，继续运行

出现Launch Runs的对话框，按OK开始运行

等待编译完成后，在出现的对话框中，选择Open Implemented Design并且点击OK

观察此时已实现的设计，设计最后一步也到此结束，可以关闭Vivado了。

本次四个步骤的设计使用的文件主要基于System Generator的slx模型文件与MATLAB的.m文件进行，因此Vivado的文件未上传，可根据步骤一一进行设计。

关于System Generator的系列文章到此结束，还有很多功能都未曾展示，大家自己多多挖掘