一道有趣的笔试题（三）、锁存器Latch

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题目：

生成锁存器不是看是否补全else，或者所有的case情况都考虑到，而是看电路有没有保持！

首先要明确的是：

生成锁存器不是看是否补全else，或者所有的case情况都考虑到，而是看电路有没有保持！

锁存器Latch——对脉冲电平敏感，同其所有的输入信号相关，当输入信号变化时锁存器就变化，没有时钟端；在受时钟控制时，只有在时钟触发时才采样当前的输入，产生输出。

锁存器由电平触发，非同步控制，在锁存器不在锁存数据时，输出端信号随输入信号变化，一旦锁存信号起锁存作用，则数据被锁住使得输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入来说是透明的。

example1：会不会生成锁存器？

always@(enable,ina,inb)
if(enable)
d=ina;
else d=inb;

不会的，因为电路中没有保持结构。

example2：会不会生成锁存器？

always@(din)
case(din)
0:   o1=1’b1;
1,3: o2=1’b1;
2,4,5,6,7: o3=1’b1;
default: o4=1’b1;
endcase

会的，电路中真的是密密麻麻的锁存器，为什么呢？因为在对o1~o4赋值时并没考虑到其他输出变量的变化，其他三个变量处于保持状态，所以会生成寄存器，因为电路中有保持结构。

所以要做的就是在每一种case下，给o1~o4一个明确的赋值，不能保持，假如存在保持的话：

就会生成锁存器：

所以要给输出变量明确赋值：

module lt(
input [3:0]din,
output rego1,o2,o3,o4
);
always@(din)
case(din)
0:
begin
 o1=1'b1;
 o2=1'b0;
 o3=1'b0;
 o4=1'b0;
end 
1,3:
begin
 o1=1'b0;
 o2=1'b1;
 o3=1'b0;
 o4=1'b0;
end 
2,4,5,6,7:
begin
 o1=1'b0;
 o2=1'b1;
 o3=1'b1;
 o4=1'b1;
end 
default:
begin
 o1=1'b0;
 o2=1'b0;
 o3=1'b0;
 o4=1'b1;
end 
endcase
endmodule

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