前往小程序,Get更优阅读体验!
立即前往
首页
学习
活动
专区
工具
TVP
发布
社区首页 >专栏 >时钟属性jitter和skew

时钟属性jitter和skew

作者头像
碎碎思
发布2020-06-30 15:49:32
1.2K0
发布2020-06-30 15:49:32
举报
文章被收录于专栏:OpenFPGA

PS:有篇文章写得不错,大家可以下载下来学习学习:

http://download.csdn.net/download/pieces_thinking/9937240

   Clock skew 和Clock jitter 是影响时钟信号稳定性的主要因素。很多书里都从不同角度里对它们进行了解释。

其中“透视”一书给出的解释最为本质:

   Clock Skew: The spatial variation in arrival time of a clock transition on an integrated circuit;

   Clock jitter: The temporal vatiation of the clock period at a given point on the chip;

  简言之,skew通常是时钟相位上的不确定,而jitter是指时钟频率上的不确定(uncertainty)。造成skew和jitter 的原因很多。由于时钟源到达不同寄存器所经历路径的驱动和负载的不同,时钟边沿的位置有所差异,因此就带来了 skew。而由于晶振本身稳定性,电源以及温度变化等原因造成了时钟频率的变化,就是jitter。

   skew和jitter对电路的影响可以用一个简单的时间模型来解释。假设下图中t(c-q)代表寄存器的最大输出延迟,

t(c-q, cd)表示寄存器的最小输出延时;t(su)和t(hold)分别代表寄存器的setup, hold time(暂不考虑p.v.t)差异;t(logic) 和t(logic, cd)分别表示最大的组合逻辑传输延迟和最小组合逻辑传输延迟;

  在不考虑skew和jitter的情况下,及t(clk1)和t(clk2)同频同相时,时钟周期T和t(hold)需要满足

           T > t(c-q) + t(logic) + t(su)

            t(hold) < t(c-q, cd) + t(logic, cd)

  这样才能保证电路的功能正常,且避免竞争的发生。如果考虑CLK2比CLK1晚t1的相位,及skew=t1。

          t(hold) < t(c-q, cd) + t(logic, cd) - t1

  这意味着电路由更大的倾向发生hold time violation;如果考虑CLK1比CLK2晚t2的相位,及skew=-t2,

          T > t(c-q) + t(logic) + t(su) + t2

  这意味着电路的性能下降了,但由于R2的hold time始终满足,所以不会有竞争的麻烦存在。clock jitter

始终是对性能造成负面的影响,一般设计中都需要专门留取10%左右的margin来保证。 如何减小skew是后端布设clock tree的主要考量。

本文参与 腾讯云自媒体同步曝光计划,分享自微信公众号。
原始发表:2019-03-08,如有侵权请联系 cloudcommunity@tencent.com 删除

本文分享自 OpenFPGA 微信公众号,前往查看

如有侵权,请联系 cloudcommunity@tencent.com 删除。

本文参与 腾讯云自媒体同步曝光计划  ,欢迎热爱写作的你一起参与!

评论
登录后参与评论
0 条评论
热度
最新
推荐阅读
领券
问题归档专栏文章快讯文章归档关键词归档开发者手册归档开发者手册 Section 归档