两态数据类型

Verilog有两种基本数据类型：变量（reg）和网线（wire），这是四态的数据类型（0、1、X、Z）。

RTL代码使用变量（reg）存储组合逻辑和时序逻辑的数值，可以是

• 标量
• 向量（reg[7:0] bus_addr）
• 有符号数32位变量（integer）
• 无符号数64位的变量（time）
• 浮点数（real）
• 变量也可以用来定义一个固定大小的数组

即这些变量的存储是静态的，意味着所有的变量在整个仿真过程中不能使用堆栈来保存参数和当前值。

网线用来连接两个设计模块，如门级元件或例化模块。

两态（1/0）数据类型：

SystemVerilog中的两态数据类型减少了仿真器对内存的使用和提高仿真的运行效率。

其中，bit是无符号数，shortint、int、longint、byte是有符号数。

基本数据类型

整数数据类型

如：

bit   a;        //两态，单比特
bit[31:0]  b32;     //两态，32比特无符号数
Int    c32;       //两，32比特有符号数
byte  d8;        //两态，8比特有符号数
shortint  e16;    //两态，16比特有符号数
longint  f32;      //两态 ，32比特有符号数

在数据算术运算操作的过程中，需要时刻注意区分有符号（shortint、int、longint、byte、integer）和无符号数据类型。上述这些都是整型数据类型。

SystemVerilog对reg的数据类型做了改进，reg可以被连续赋值语句、门逻辑和模块直接驱动。

SystemVerilog引入一个新的四态数据类型logic，可以替代reg；但不能用在双向总线和多驱动的情况下，此时只能使用网线类型(wire)。