专栏首页用户4866861的专栏如何选择电力时钟系统设备
原创

如何选择电力时钟系统设备

统一精准的时间源是分析电网事故中各种设备动作行为的重要依据,因此电力时钟系统在智能变电站中起到极为重要的作用。本文基于变电站时钟系统应用场合分析推荐常用的电力时钟,并进一步分别说明其特点和选型注意事项。

电力时钟为电厂的各个工作站提供准确的时钟信号,具体应用场合有分散控制系统、DCS系统、MIS生产管理系统、电厂调度自动化等系统。

电力时钟系统设备推荐常用的产品分别是SYN2136型、SYN4505型和SYN4505A型。其中后两款产品是根据电厂时间同步系统及设备技术规范要求生产的,可同时作为主从时钟应用在电力系统时钟的项目当中。

SYN2136型时间服务器作为电力时钟一般是电厂的某一个不是特别重要的系统临时增加只需要NTP网络授时即可。可设计为接收GPS和北斗双模卫星信号、双电源、输出2路或4路NTP网口,选择恒温晶振守时。

当一个电厂需要更换老设备重新设计电力时钟系统时,建议直接使用SYN4505型和SYN4505A型电力时钟,输入输出各种信号格式,可满足整个变电站所有系统常用设备的授时,例如IRIG-B码交直流、ptp、脉冲空接点、NTP和串口等。

一般采用的是主时钟和扩展时钟的设计方案,SYN4505型作为主电力时钟装置,接收GPS、北斗和GLONASS卫星信号,当卫星失锁后可以依靠内部高精度恒温晶振进行守时。同时接收外参考IRIG-B码信号,输出常用的NTP网络和RS485电平的B码(DC)、B码(AC)、PPM、PPS、串口、秒脉冲和继电器报警。

SYN4505A型可作为电力时钟系统里的扩展时钟或B码扩展装置。该款设备是在SYN4505型基础上升级的一款电力时钟。比较起来突出特点是增加了IRIG-B码光纤输入输出和PTP输入输出的信号格式。作为扩展时钟只需要接收外参考的信号,通过网络、普通的双绞线或光纤作,不用同时接收卫星信号。

在选择设计电力系统时,请提前整理功能和技术需求,有哪些设备需要授时,有没有在一个地方,具体支持通过哪种授时方式,授时精度要求是多少,需要主时钟和扩展时钟输入输出多少路。

一路NTP网口可以给局域网内上万台设备授时,计算机、服务器、摄像机等常用的网络设备支持NTP授时。需要通过网线连接到核心交换机完成授时。

IRIG-B码分为交流和直流,常用的是485电平的B(DC),项目上一般情况下为了稳定和精度建议1路输出对应一个设备授时;如果设备过多的话,也可以用1路带约5个设备授时,也是可以的。预算宽松的情况下建议多路B码输出,常用输出几十路就够用了,B(DC)接口为绿色螺钉端子。

本文章版权归西安同步所有,尊重原创,严禁洗稿,未经授权,不得转载,版权所有,侵权必究!

原创声明,本文系作者授权云+社区发表,未经许可,不得转载。

如有侵权,请联系 yunjia_community@tencent.com 删除。

我来说两句

0 条评论
登录 后参与评论

相关文章

  • 电力时钟应用介绍

    电力时钟系统又叫做变电站时钟系统,用卫星标准时间作基准参考,提供高可靠性、高冗余度的时间基准信号,并采用先进的锁相技术,使守时电路输出的时间同步信号精密同步在G...

    时频专家
  • 医疗时钟系统的设计方案

    医疗机构随着时代的飞快发展,已经逐渐使用数字化,智能化设备。医院信息管理系统中,有许多需要同步时间的部门要求时间必须统一,医疗时钟系统主要为全医院提供统一的标准...

    时频专家
  • ntp网络时间服务器又双叒叕出新功能了

    ntp网络时间服务器是依靠GPS时钟服务器通过GPS天线从 GPS地球同步卫星上获取标准时钟信号信息,然后在NTP协议的基础上,网络授时系统将这些时钟信息在网络...

    时频专家
  • 【Vivado约束学习】 时钟约束

    在数字设计中,时钟代表从寄存器(register)到寄存器可靠传输数据的时间基准。Xilinx Vivado集成设计环境(IDE)时序引擎使用ClocK特征计算...

    FPGA开源工作室
  • 【vivado约束学习三】 时钟网络分析

    B,Tcl命令:report_clock_networks -name {network_1}

    FPGA开源工作室
  • 从小白到 Pro | RCC时钟基础知识和常见问题

    RCC,Reset and Clock Control(复位和时钟控制),在绝大部分MCU芯片中都包含复位和时钟控制模块,也是MCU重要的组成部分。

    AI 电堂
  • FPGA时序约束实战篇之梳理时钟树

      我们以Vivado自带的wave_gen工程为例,该工程的各个模块功能较为明确,如下图所示。为了引入异步时钟域,我们在此程序上由增加了另一个时钟--clki...

    猫叔Rex
  • 深度解析ug1292(8)

    过大的Clock Skew也可能导致时序违例,尤其是其数值超过0.5ns时。如下三个命令生成的报告中均可显示Clock Skew的具体数值。

    Lauren的FPGA
  • 【vivado约束学习四】跨时钟域路径分析

    A, Reports > Timing > Report Clock Interaction

    FPGA开源工作室
  • 数字IC基础知识总结(笔试、面试向)-持续更新

    BCD码为使用4个bit表示一个十进制位数,即123的BCD码为0x123,余3码表示BCD码基础上加3(十进制),例子如下,对于26而言:

    月见樽

扫码关注云+社区

领取腾讯云代金券