CMOS中的静态功耗很小可省略？醒醒吧兄弟！

首先需要明确的几个概念：

1、CMOS即互补型金属氧化物半导体，为CMOS数字集成电路的基本单元，常见的有CMOS与门、非门等

2、CMOS系列器件的电源电压Vdd很宽，一般为3~18V，阈值电压Vth为Vdd的一半。

3、阈值电压（Threshold Voltage）：传输特性曲线中输出电流随着输入电压改变而急剧变化转折区的中点对应的电压。

背景：

随着技术的进步，数字集成电路集成度提高，尤其是互补型金属氧化物半导体电路发展到深亚微米工艺和纳米工艺之后，功耗急剧增加（尤其是静态功耗，已经成为和动态功耗相较的电路功耗的重要组成部分），导致封装、散热、信号完整性分析等一系列问题的出现。

同时随着CMOS工艺水平的提高，MOS器件的沟道长度相应变小，这就要求芯片设计时采用更低的电源电压。芯片集成度和工作时钟频率的提高，直接导致芯片功耗增加，功耗增加使芯片面临着高温工作的危险，进而降低了芯片乃至系统工作的稳定性，所以在目前技术条件下，功耗问题已经成为当前电路设计中需要着重考虑的地方。

首先，对CMOS功耗的来源和组成进行分析，CMOS功耗的来源根据工作状态的不同，CMOS电路的功耗分为静态功耗（漏电功耗）和动态功耗（开关功耗、短路功耗）。因此，CMOS电路的损耗主要为开关损耗、短路损耗、漏电损耗，即

Ptotal = Pswitch + Pshort + Pleakage

Pswitch ：

Pswitch开关功耗，也称为跳变功耗，指的是在电路开关过程中对门的每个输出端形成的负载电容充放电所消耗的功耗，示意图为：

开关损耗计算公式为：

其中，A表示跳变因子系数，CL表示节点的负载电容，Fck为时钟频率、Vdd表示电源电压。

可以看出开关功耗Pswitch与电路的跳变因子系数，负载电容，时钟频率、供电电压的平方成正比，因此减小开关功耗可以从减小跳变因子A、降低器件负载电容C、降低器件工作频率和降低器件工作电压等几个方面入手。

Pshort ：

短路损耗Pshort，也称为直通损耗，峰值损耗。因为输入电压波形并不是理想的阶跃信号，而是以拨动的形式，输入波形在上升与下降转换的短暂过程中，某个电压输入范围内，NMOS和PMOS同时导通，这时就会出现电源到地的直流导通电流，即开关过程中的短路损耗，如下所示：

Pshort计算公式为：

Ishort表示短路电流， 表示电平信号从开始上升或开始下降，直到稳定所需的时间， 是工艺参数，Vdd表示供电的电源电压，Vth表示阈值电压。因此提高开关功耗可以从降低器件阈值电压、改善电路工艺方面入手。

Pleakage：

静态功耗Pleak：相对于常规CMOS电路，在稳态时不存在直流导通电流，理想情况下静态功耗为0，但是由于各种泄露电流的存在，使得电流的静态功耗并不为0，CMOS泄露电流主要包括：寄生反向PN结电流和MOS管的亚阈值漏电流。对于深亚微米器件，还存在许多二级效应引起的额外电流，示意图为：

静态功耗计算公式为：

其中，Ileak表示漏电流，q为单位电荷，k是普朗克常量，T表示绝对温度，Vth是器件的阈值电压，根据公式得出亚阈值电流会随着阈值电压的降低而呈指数级增大，这一现象在纳米工艺中十分明显（网上冲浪查了一下静态损耗所占比例，整体上都是说在静态损耗已经占到了50%以上甚至更高，细思极恐）。

降低静态的公式的方法有很多方面可以入手，比如改进工艺技术，或者改进电路设计技术，从改进电路设计技术入手，改进方式主要有以下两种：

（一）、采用多阈值电压技术（1）、多阈值CMOS（MTCMOS） （2）、可变阈值CMOS（VTCMOS） （3）、动态阈值CMOS（TDTCMOS）

（二）、采用晶体管堆栈技术（1）、输入向量激活法 （2）、堆栈晶体管插入技术 （3）、强制堆栈技术

最近些许的有点忙，所以更新速度慢了一点，还请诸位看官见谅！