Loading [MathJax]/jax/output/CommonHTML/config.js
前往小程序,Get更优阅读体验!
立即前往
首页
学习
活动
专区
圈层
工具
发布
首页
学习
活动
专区
圈层
工具

ICON

作者头像
瓜大三哥
发布于 2020-09-14 09:38:01
发布于 2020-09-14 09:38:01
1.6K00
代码可运行
举报
文章被收录于专栏:瓜大三哥瓜大三哥
运行总次数:0
代码可运行

ISE上用ILA 和 VIO 要结合 ICON 核;而在 vivado 中使用 ILA 不需要 ICON 的配合单独使用。

在Xilinx ISE环境下,Chipscope利用 ICON 核通过 FPGA 的 JTAG 端口与内核通信;ILA 核可以用来观察 FPGA 内部信号;VIO 核不仅可以观察信号,还可以将外部输入信号传到 FPGA 中去。

ICON 简介

ICON 控制器提供了JATG BSCAN 组件和 ChipScope 接口,包括集成逻辑分析仪、虚拟输入输出(VIO)、ChipScope监测测器和 ATC2。

ICON 添加

ICON 在工程上位置如下图所示

代码语言:javascript
代码运行次数:0
运行
AI代码解释
复制
//ICON 最多可以连接15个

chipscope_icon ICON_inst     
(      
.CONTROL0(control0)
);


//比如给 ICON 上连接一个VIO

chipscope_vio   
(    
inout [35: 0] CONTROL,    
input [ 7: 0] ASYNC_IN
);

参考链接

  1. ICON IP 核
代码语言:javascript
代码运行次数:0
运行
AI代码解释
复制
chrome-extension://ibllepbpahcoppkjjllbabhnigcbffpi/https://www.xilinx.com/support/documentation/ip_documentation/chipscope_icon/v1_05_a/chipscope_icon.pdf
  1. 图像化界面添加CDC
代码语言:javascript
代码运行次数:0
运行
AI代码解释
复制
https://blog.csdn.net/rill_zhen/article/details/8115756

1. JTAG

扫码关注 一起畅聊

深耕在FPGA 扎根于视频领域

卓越于神经网络

本文参与 腾讯云自媒体同步曝光计划,分享自微信公众号。
原始发表:2020-09-07,如有侵权请联系 cloudcommunity@tencent.com 删除

本文分享自 瓜大三哥 微信公众号,前往查看

如有侵权,请联系 cloudcommunity@tencent.com 删除。

本文参与 腾讯云自媒体同步曝光计划  ,欢迎热爱写作的你一起参与!

评论
登录后参与评论
暂无评论
推荐阅读
编辑精选文章
换一批
如何读取FPGA芯片的序列号ID?
用过单片机的朋友都知道,单片机芯片内部都有一串序列号,比如STM32,称之为Unique device ID,是一个96Bit的只读数据。
单片机点灯小能手
2022/09/04
3.5K1
如何读取FPGA芯片的序列号ID?
一种动态调整RGMII接口时序的方法
第一种是功能性的,仿真一下就能查到原因,并且这类问题往往是确定性的,也容易重现和解决,比如本公众号之前介绍的搭建仿真环境的一些方法:Modelsim的安装与使用,用Modelsim独立仿真带Vivado IP核的仿真工程,如何用ModelSim 独立仿真ISE的仿真工程。这类问题中稍微有难度的就是仿真环境不容易重现的,或者需要跑很长时间仿真才能重现的,这一类问题本公众号之前介绍过一种解决方案,详见:Vivado进行FPGA调试“犯罪现场”,在仿真环境中重现方法;
网络交换FPGA
2019/10/29
3.6K0
一种动态调整RGMII接口时序的方法
fpga内嵌逻辑分析仪使用方法
本文基于上文的工程文件,讲述了 fpga 内嵌逻辑分析仪的使用方法,内嵌逻辑分析仪是在 fpga 开发调试过程中一个很重要的一个工具,这个工具可以帮助我们去观察内部的一些信号它的一些变化,然后帮助我们去调试从而找到问题。
Gnep@97
2023/09/21
6380
fpga内嵌逻辑分析仪使用方法
ILA
集成逻辑分析仪 (Integrated Logic Analyzer :ILA) 功能允许用户在 FPGA 设备上执行系统内调试后实现的设计。当设计中需要监视信号时,应使用此功能。用户还可以使用此功能在硬件事件和以系统速度捕获数据时触发。
瓜大三哥
2020/09/14
1.8K0
ILA
VIO
VIO 可以实时监测或驱动FPGA内部信号,比如没有按键输出,可以使用VIO output 输出一个虚拟 IO 来模拟按键。
瓜大三哥
2020/09/14
1.1K0
VIO
BSCAN
Boundary-scan is an integrated method for testing interconnects on printed circuit boards (PCBs) that are implemented at the integrated circuit (IC) level.
瓜大三哥
2020/09/14
2.3K0
BSCAN
FPGA片内RAM读写测试实验
本节讲述一下 FPGA 片内 RAM 的仿真与测试,我们也知道 RAM 是随机存储器,顾名思义是一种存储数据的一种模块,说到随机呢,也就是我们可以任意的访问它里面的一些地址空间里面的数据。
Gnep@97
2023/09/24
9370
FPGA片内RAM读写测试实验
FPGA Xilinx Zynq 系列(十一)芯片比较 之 比较二:Zynq对标准处理器
今天给大侠带来FPGA Xilinx Zynq 系列第十一篇,本篇内容目录简介如下:
FPGA技术江湖
2020/12/30
1.7K0
数字IC/FPGA设计基础_ILA原理与使用
在数字IP/IC,FPGA项目的上板验证阶段,对于一些难以确定原因的bug,比如:RTL仿真时,测试pattern覆盖不够全面,fpga跑起来后的实际信号时序可能跟RTL 仿真不一致,从而出现Bug。一种debug的方式就是用FPGA工具提供的ILA模块(xilixn在ISE中叫:chipscope),来实时抓取FPGA内部数字信号的波形,分析逻辑错误的原因,帮助debug。
FPGA开源工作室
2021/08/26
1.9K0
Xilinx Vivado 硬件诊断( ila和vio的使用)
在我们的FPGA设计项目中,硬件的诊断和校验可能会占去超过30%—40%的FPGA开发时间,FPGA的debug也是FPGA设计中重要的一环。掌握并灵活运用FPGA设计工具的debug功能也是加快FPGA设计的关键。
FPGA开源工作室
2019/10/29
7.7K0
Xilinx Vivado 硬件诊断( ila和vio的使用)
FPGA Xilinx Zynq 系列(二十三)Zynq 片上系统的开发
今天给大侠带来FPGA Xilinx Zynq 系列第二十三篇,开启十一章,讲述Zynq 片上系统的开发等相关内容,本篇内容目录简介如下:
FPGA技术江湖
2020/12/30
1.4K0
今日说“法”:如何防止reg、wire型信号在使用逻辑分析仪时被优化
欢迎大侠来到FPGA技术江湖新栏目今日说“法”,当然,在这里我们肯定不是去研究讨论法律法规知识,那我们讨论什么呢,在这里我们讨论的是产品研发以及技术学习时一些小细节小方法等,欢迎大家一起学习交流,有好的灵感以及文章随笔,欢迎投稿,投稿请标明笔名以及相关文章,投稿接收邮箱:1033788863@qq.com。今天带来的是“如何防止reg、wire型信号在使用逻辑分析仪时被优化”,话不多说,上货。
FPGA技术江湖
2021/04/16
1.1K0
FPGA 之 SOPC 系列(九)SOPC 补充:altera与xilinx对比
今天给大侠带来今天带来FPGA 之 SOPC 系列第九篇,同时也是最后一篇,SOPC 补充:altera与xilinx对比,希望对各位大侠的学习有参考价值,话不多说,上货。
FPGA技术江湖
2020/12/30
8870
FPGA如何进行片上调试?
FPGA与STM32等嵌入式开发最大的一个优点就是,可以在时序仿真阶段验证超过90%的功能,发现90%的问题。当所有的仿真没问题了,才能进行最后一步:板级调试。如果仿真都不对,那就没必要下载到芯片里了。
单片机点灯小能手
2021/06/10
1.4K0
FPGA如何进行片上调试?
手把手教你在FPGA上搭建一个ARM Cortex-M3软核
上一篇文章介绍了ARM DesignStart计划,其中提到了Cortex-M1/M3 DesignStart FPGA版本,支持Xilinx和国产Gowin平台,本篇文章将手把手教你如何基于ARM DesignStart计划,在FPGA上搭建一个Cortex-M3软核处理器,以Xilinx Artix-7™系列FPGA为例,介绍如何定制一颗ARM Cortex-M3 SoC软核,并添加GPIO和UART外设,使用Keil MDK环境开发应用程序,Jlink下载、调试ARM程序,最终的实现效果是LED闪烁,串口输出Hello World信息。
单片机点灯小能手
2022/04/06
4K0
手把手教你在FPGA上搭建一个ARM Cortex-M3软核
Xilinx DDS Compiler IP 使用教程
《优秀的IC/FPGA开源项目》是新开的系列,旨在介绍单一项目,会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细,包括但不限于综合、上板测试等。两者相辅相成,互补互充~
碎碎思
2023/02/14
1.5K0
Xilinx DDS Compiler IP 使用教程
如何对DFX设计进行调试?
对于DFX设计,那么就只能使用实例化方式插入ILA。但即便如此,仍有一些特殊之处。为便于说明,我们看一个实际案例。这个DFX设计中的RP(Reconfigurable Partition)为math,该RP下有两个RM(Reconfigurable Module),分别为add和mult,如下图所示。每个RM中均包含一个ILA。这个ILA无论参数配置是否一致,都要分别调用ILA IP Core,单独例化。这是DFX设计所要求的,即每个IP都要以唯一的方式存在于RM中。
Lauren的FPGA
2023/08/18
4790
如何对DFX设计进行调试?
Vivado 逻辑分析仪使用教程
本系列将带来FPGA的系统性学习,从最基本的数字电路基础开始,最详细操作步骤,最直白的言语描述,手把手的“傻瓜式”讲解,让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
FPGA技术江湖
2023/03/10
1.2K0
Vivado 逻辑分析仪使用教程
FPGA程序加载方式
Vivado 设计过程中生成的 bit 流文件需要通过特定的配置引脚导入到 FPGA 中。专用配置引脚上的不同电压级别决定了不同的配置模式。可选的配置模式有:
瓜大三哥
2020/09/14
3.8K0
FPGA程序加载方式
FPGA上电后IO默认状态
电源供电线路上电之前,I/O管脚的状态为“未知”。所以在进行FPGA硬件设计时,引脚分配是非常重要的一个环节,特别是在硬件电路上需要与其他芯片通行的引脚。
瓜大三哥
2020/05/29
3.6K0
FPGA上电后IO默认状态
相关推荐
如何读取FPGA芯片的序列号ID?
更多 >
领券
社区富文本编辑器全新改版!诚邀体验~
全新交互,全新视觉,新增快捷键、悬浮工具栏、高亮块等功能并同时优化现有功能,全面提升创作效率和体验
问题归档专栏文章快讯文章归档关键词归档开发者手册归档开发者手册 Section 归档
查看详情【社区公告】 技术创作特训营有奖征文