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实现异或门最少使用多少mux

根据异或表达式

AB一共有四种情况:00、01、10、11,在同一时刻仅有一种 输出组合类型与输出相连,输入组合个数与mux的个数(N)的关系为:number(IN)<2^N,综上,为了实现二输入异或门,需要使用mux个数至少为:4≤2^2。

这是我之前的认知,直到前几天遇到问题:画出电路结构,居然顿时有点懵了,不过好在真值表还会,逻辑表达式也还好,原式可化成

也就是说在A为1时mux输出为1-B,也就是B取反,A为0时输出为B,综上,初步的mux示意图为:

再接一个mux实现取反功能,则最终的连接示意图为:

同或的考虑思路也是这样:

在B=1时输出A,在B=0时输出1-A,示意图为:

本文分享自微信公众号 - 根究FPGA(gh_08b5d93f8fa5)

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原始发表时间:2020-09-12

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