加法树还是加法链？

接下来，我们考虑4个32-bit有符号数相加该如何实现，其中目标时钟频率仍为400MHz。以UltraScale Plus系列芯片为目标芯片。

第一种方案：四个数直接相加

此方案对应的电路图如下图所示。这里不难看出关键路径是三个加法器所在路径，这将是时序收敛的瓶颈。

此电路对应的SystemVerilog代码如下图所示。

从综合后的结果来看，逻辑级数最高为7。

第二种方案：加法树

加法树的结构如下图所示，两两相加。与第一种方案相比，可以有效降低逻辑级数。

此电路对应的SystemVerilog代码如下图所示。

从综合后的结果来看，逻辑级数最高为6。

第三种方案：加法链

之所以选用加法链的结构是因为DSP48本身就是这种链式结构。对应的电路如下图所示。其中a0和a1端口有一级寄存器，a2端口有两级寄存器，a3端口有三级寄存器。

此电路对应的SystemVerilog代码如下图所示。

接下来，我们对这三种方案进行比较，如下图所示。不难看出，第一种方案逻辑级数最高，消耗的LUT也最多，时序结果也是最差的（尽管达到了收敛的目的）。后两种方案不相上下。

如果将这三种方案通过综合属性USE_DSP使其映射到DSP48上，结果如何呢？如下图所示。不难看出，第一种方案只消耗了两个DSP，资源利用率最低，但时序也是最糟糕的。后两种方案都用了三个DSP，但第三种方案由于可以很好地匹配硬件结构，故时序最好。

对比下来不难得出这样的结论：写RTL代码时，尽可能地做到代码风格与硬件结构相匹配，可达到更好的性能。