AXI-Lite 自定义IP

碎碎思

发布于 2020-10-30 11:55:35

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发布于 2020-10-30 11:55:35

文章被收录于专栏：OpenFPGA

AXI-Lite 自定义IP

目的：通过嵌入式软核或者硬核通过AXI_Lite接口（Master）控制FPGA端引脚的GPIO。

实现框图：

图4‑50 自定义IP应用框图

按照AXI互联机制我们知道，我们的自定义IP是通过AXI_Interconnect连接到Master端，整体的框图也比较简单，为了验证方便我们只按照红色线路径进行测试。

自定义的IP也比较简单，是直接在上面两节的基础上修改几个参数即可。

我们知道软核或者硬核通过接口向自定义IP写数据时，是通过slv_reg寄存器向总线上写数据的，为了方便计算基地址，我们选用slv_reg0寄存器赋值给GPIO。

通过图4‑49知道，IP的顶层接口分成两部分，一个是AXI_Lite接口，这部分上面两节有介绍，一个是GPIO接口，所以需要在顶层文件中增加这一接口。

代码4‑7 自定义IP顶层接口定义

1. module GPIO_LITE_ML # 2.( 3. // Users to add parameters here 4. 5. // User parameters ends 6. // Do not modify the parameters beyond this line 7. 8. 9. // Parameters of Axi Slave Bus Interface S00_AXI 10. parameter integer C_S00_AXI_DATA_WIDTH = 32, 11. parameter integer C_S00_AXI_ADDR_WIDTH = 4 12.) 13.( 14. // Users to add ports here 15. output wire [3:0]GPIO_LED, 16. // User ports ends 17. // Do not modify the ports beyond this line 18. 19. 20. // Ports of Axi Slave Bus Interface S00_AXI 21. input wire s00_axi_aclk, 22. input wire s00_axi_aresetn, 23. input wire [C_S00_AXI_ADDR_WIDTH-1 : 0] s00_axi_awaddr, 24. input wire [2 : 0] s00_axi_awprot, 25. input wire s00_axi_awvalid, 26. output wire s00_axi_awready, 27. input wire [C_S00_AXI_DATA_WIDTH-1 : 0] s00_axi_wdata, 28. input wire [(C_S00_AXI_DATA_WIDTH/8)-1 : 0] s00_axi_wstrb, 29. input wire s00_axi_wvalid, 30. output wire s00_axi_wready, 31. output wire [1 : 0] s00_axi_bresp, 32. output wire s00_axi_bvalid, 33. input wire s00_axi_bready, 34. input wire [C_S00_AXI_ADDR_WIDTH-1 : 0] s00_axi_araddr, 35. input wire [2 : 0] s00_axi_arprot, 36. input wire s00_axi_arvalid, 37. output wire s00_axi_arready, 38. output wire [C_S00_AXI_DATA_WIDTH-1 : 0] s00_axi_rdata, 39. output wire [1 : 0] s00_axi_rresp, 40. output wire s00_axi_rvalid, 41. input wire s00_axi_rready 42.);

同时这一接口也需要传到实现接口协议的子module中，所以在例化子module时也需要增加这一语句，具体可以看源码。

子module中也比较简单只需要在最后面增加下面语句即可实现需要的功能：