FPGA学习altera系列: 第八篇 时序仿真及分配管脚操作

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国际妇女节全称“联合国妇女权益和国际和平日”，在中国又称“国际劳动妇女节”、“三八节”和“三八妇女节”。现流行称为“女神节”、“女王节”，祝广大女神、女王，节日快乐。

今天给大侠带来“FPGA学习系列 altera"系列，持续更新。此学习心得是本人之前所写，所用设计软件为Quartus II 13.1，现Quartus II 新版本已更新到19+，以下仅供初学者学习参考。后续会更新其他系列，敬请关注。话不多说，上货。

时序仿真

时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；唯一的差别是时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。

那么下面我们就来实现和分析时序仿真：

1. 全编译。点击：

2. 运行仿真工具。

3. 选择模型（保持默认就可以），点击Run。

4. 等待modelsim 出波形。

5. 点击出光标，然后全局缩放。

经过查看波形，发现延时输出，并且还有一个小的毛刺。时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。

毛刺并不是对所有的输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害，我们可以说D触发器的D输入端对毛刺不敏感。根据这个特性，我们应当在系统中尽可能采用同步电路，这是因为同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间，就不会对系统造成危害（由于毛刺很短，多为几纳秒，基本上都不可能满足数据的建立和保持时间）。

在fpga设计当中，尽可能的用时序逻辑输出。

分配管脚

经过了时序仿真，我们就可以去下板调试了。但是在下板之前，我们应该先去分配管脚。

分配管脚：将我们设计中的输入与输出和开发板上对应的管脚建立联系。如果不分配管脚，我们的设计将得不到验证。

分配管脚的步骤：

1. 打开分配管脚界面。

1） 点击快捷按钮。

2） 打开assignments->pin planner.

3） 界面如下：

2. 找开发板对应的脚本文件（每个开发板都有自己的引脚分配表）。

Set_location_assignment PIN_E1 –to clk：将clk的银角分配到PIN_E1上。

3. 根据管脚分配表在location的位置填写银角。

4. 点击file->close.

笔者再去分配管脚的时候，将a，b，s，分配到了轻触式按键上，将c分配到了led上，用来验证二选一多路选择器的正确性。

END

制作人：郝旭帅