CLB Arrangement

Xilinx 7 系列 FPGA 是基于 ASMBL 架构提供的独特列式方法的第四代产品。

ASMBL 架构

Xilinx创建了高级硅模块（Advanced Silicon Modular Block，ASMBL）体系结构，使FPGA平台具有针对不同应用领域优化的不同功能组合。通过这一创新，Xilinx 提供了更多的设备选择，使客户能够选择具有适合其特定设计的功能和能力的 FPGA 。下图提供了基于列的不同类型的资源描述。

芯片上资源布局如下图

ASMBL 体系结构突破了传统的设计障碍：

• 消除了几何布局限制，如I/O计数和阵列大小之间的依赖关系。
• 通过允许电源和接地放置在芯片上的任何位置来增强片上电源和接地分布。
• 允许不同的集成IP块独立缩放以及周围的资源。

7 系列 FPGA 采用独特的叠层硅互连（SSI）技术，将集成度进一步提高。SSI技术使得多个超级逻辑区（SLR）可以组合在一个无源插入层上，从而形成一个具有超过一万个 SLR 连接的 FPGA 。

CLB Slices

一个 CLB 包含一对 slice ，每一个 slice 由四个 6 输入 LUT 和 8 个 FF 组成。

• SLICE(0)：左下角
• SLICE(1)：右上角

这两个 SLICE 相互之间没有直接连接，每一个 SLICE 都在一个列里面，并且每个 SLICE 具有独立的进位链。

Xilinx 工具使用以下定义 SLICE

• “X” 后面跟数字表示 SLICE 的列位置，数字从左边开始连续：0,1表示第一个 CLB 列；2,3表示第二个 CLB 列，以此类推。
• “Y” 后面跟数字表示 SLICE 的行位置，数字从底部开始连续：0 表示第一个 CLB 行；1 表示第二个 CLB 行，以此类推。

CLB/Slice 配置

下图给出了 1 个 CLB 可以被配置作为 LUT ，DRAM 或者 SR。