【日更计划086】数字IC基础题【HDL部分】

上期答案

[176] systemverilog中的reg，wire和logic有什么区别？

reg和wire是Verilog中就存在的两种数据类型，而logic是SystemVerilog中引入的新数据类型。

1. wire是一种数据类型，可以对物理导线进行建模以连接两个元素。导线只能由连续赋值语句驱动，如果不驱动，则无法保持值。因此，wire只能用于对组合逻辑进行建模。
2. reg是可以为存储数据或状态建模的数据类型。它们需要由always块驱动，而不能由连续赋值语句驱动。reg可用于建模顺序逻辑和组合逻辑。
3. logic是SystemVerilog中的一种新数据类型，可用于wire和reg建模，也是四值逻辑，可以被用作reg也可以wire。

[177] bit和logic有什么区别？

bit是只能存储0和1的二值逻辑，而logic能够储存0、1、X和Z的四值逻辑。

二值逻辑能够加速仿真速度，而如果用二值逻辑用于驱动或者采样来自RTL的信号，会导致错误采样X和Z

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本期题目

[178] logic[7:0] 和 byte 有什么区别？

[179] 动态数组和关联数组，哪个更加适合模拟大型数组？例如32KB的巨大内存数组