FPGA系统性学习笔记连载_Day19【综合实验】之【数字钟】

FPGA系统性学习笔记连载_Day19【综合实验】之【数字钟】【Intel Cycle IV FPGA平台验证】

本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。

连载《叁芯智能fpga设计与研发-第19天》 【综合实验】之【数字钟】【Intel Cycle IV FPGA平台验证】

原创作者：紫枫术河 转载请联系群主授权，否则追究责任

本实验是第一个综合实验，要求设计一个数字钟，请读者先自己练习，再参考我的代码，如果能独立做完本实验，你已经入门了。

一、实验要求：

1、支持时钟时分秒自动计时功能

2、支持设置闹钟功能，闹钟时间到，利用蜂鸣器播放音乐，闹钟时间1分钟

3、支持时钟的时间调整功能，在进行时钟调整时，相应的调整位要实现闪烁功能

4、支持闹钟时间调整功能，在进行时钟调整时，相应的调整位要实现闪烁功能

5、支持4个led灯；

5.1、1个led做呼吸灯，当闹钟响铃时，呼吸灯开始执行

5.2、3个led做模式切换指示灯，表明数字钟当前在计时界面、时钟修改界面、闹钟修改界面

6、4个按键

模式切换按键、选择调整位按键、加按键、闹钟消音按键

二、设计框架

注意：综合实验是需要自己练习的，相信看到这篇文章的时候你已经算是入门了，我仅给出自己的一种设计思路

仅供参考，每个人的设计方法都不一样达到效果为最终目的，同时希望我的代码能起到帮助作用。

整个设计分为5个大的模块，小的模块太多，大家理解下顶层设计就可以了，细节看代码吧

mode_switch、clock_crtl、alarm_crtl、display_drtl、led_display

三、mode_switch模块内部框架

四、clock_crtl模块内部框架

五、alarm_crtl模块内部框架

六、display_crtl模块内部框架

七、led_display模块内部框架

八、硬件平台

我用的是叁芯智能的开发板（intel Cycle IV：EP4CE6E22C8）

九、实验效果

十、verilog代码实现

代码模块太多，不一一贴出来，可以到叁芯智能科技技术论坛下载。

十一、预告

后期的综合实验，代码量较大，博客仅展示设计思路和设计框架，代码将以下载链接提供，如遇有项目价值的实验，verilog代码不会公开下载，请评论联系。