DFT（Design for Test）可测性设计【FPGA探索者】

DFT（Design for Test，可测性设计，不是信号处理里的离散傅里叶变换）

（大疆2020芯片开发工程师A卷）

关于 DFT (design for test) 的描述错误的是（）

A、DFT 测试不能覆盖电路的时序问题；

B、DFT 测试过程通常会消耗大量的动态功耗；

C、DFT 的主要目的是发现芯片在生产过程中出现的缺陷；

D、寄存器扫描链是一种常用的 DFT 技术；

答案：A

解析：

（A）DFT 能够覆盖电路时序问题

DFT 的 Scan Chain 扫描链：针对时序电路，测试寄存器（Flip-Flop）和组合逻辑；

其中，DC Scan是慢速测试；AC Scan是全速测试 at speed test，使用高于芯片工作频率的时钟，测试 setup 和 hold 。

（B） DFT 影响动态功耗

影响器件测试的动态功耗有两种：峰值功率和平均功率。峰值功率，也称为“瞬时功率”，反映了器件中节点开关的活动水平，从一个逻辑状态切换到另一个状态的节点数量越多，峰值功率就越大，DFT 里涉及大量 MUX 选择开关。

（C）DFT（Design for Test）检测制造缺陷

在芯片设计过程中，加入各种 可测性逻辑，使芯片变得容易测试，找到存在 制造缺陷 的芯片，主要是为了找出在 生产制作 中引入的 制造缺陷（短路、断路等）。

DFT：为了检查 制造缺陷，降低测试成本，提高产品质量。

（D）常见的可测性设计技术（Design for Test）

Scan Chain 扫描链，针对时序电路，测试寄存器（Flip-Flop）和组合逻辑；

MBIST 存储器内建自测试，测试芯片内的 rom 和 ram；

Boundary Scan 边界扫描，测试封装与 IO、芯片间互联。