【Verilog开源】一种用于智能网卡或可编程交换机的，支持P4语言的高性能开源解析器的设计

推荐一篇本团队近期发表的论文，一种用于智能网卡或DPU或可编程交换机的，支持P4语言的高性能开源解析器的设计。通信芯片也如CPU和DPU一样面临着高性能和灵活性的取舍，可编程交换机和智能网卡发展使得通信芯片的灵活性越来越受到重视。可编程交换机采用ASIC来实现高吞吐量，具有较高灵活性的基于FPGA的智能网卡也越来越流行。可编程解析器是可编程交换机和智能网卡中的关键模块，它可以识别协议类型并提取相关字段。下一代可编程交换机和SmartNIC的可编程解析器需要在PPAL（性能、功率、面积和延迟）方面进行重大提升，这是一项极具挑战性的工作。2022年后，800 Gbps和1.6Tbps有望成为未来交换机接口速度，因此，研究更高性能的解析器具有重要的意义。文章提到的设计采用Verilog实现，并进行FPGA上板验证和ASIC综合。HyperParser的源代码已经在Github上发布https://github.com/FPGA-Networking/HyperParser。

摘要：提出了一种支持P4语言的高性能开源解析器HyperParser的设计，论文发表在APNet 2021会议上。这是一种用于下一代可编程交换机和基于FPGA的SmartNIC的高性能解析器体系结构。HyperParser的关键创新在于采用了广泛应用于密码电路中的蝶形网络。HyperParser支持ASIC和FPGA实现，延迟低且具有确定性。ASIC实现的PPAL为3.2-6.8 Tbps、0.55 W、2M门和11.7纳秒，FPGA实现的PPAL为1.3-2.8 Tbps、16.2 W、43K LUT和40纳秒。HyperParser的源代码已经在Github上发布https://github.com/FPGA-Networking/HyperParser。