前往小程序,Get更优阅读体验!
立即前往
首页
学习
活动
专区
工具
TVP
发布
社区首页 >专栏 >数字IC笔试题(7)——UVM验证平台【System Verilog面向对象】【OOP封装继承多态】

数字IC笔试题(7)——UVM验证平台【System Verilog面向对象】【OOP封装继承多态】

作者头像
FPGA探索者
发布2021-10-25 16:29:33
1.2K0
发布2021-10-25 16:29:33
举报
文章被收录于专栏:FPGA探索者

以下关于验证的描述,正确的是()

A.验证平台使用checker检测DUT的行为,只有知道DUT的输入输出信号变化之后,才能根据这些信号变化来判定DUT的行为是否正确;

B.System Verilog区别于verilog的一个重要特征是其具有面向对象语言的特性:封装、继承和多态;

C.UVM是Synopsys、Cadence、Mentor等EDA厂商联合发布的验证平台;

D.Verilog,System Verilog,System C, UVM都是验证常用的硬件语言;

答案:B

解析:

A. monitor 负责监测 DUT 的行为,checker 缓存每个 monitor 收集到的数据,和参考模型的输出去比较;

B. System Verilog 有 C++ 高级语言特性,面向对象编程OOP(Object Oriented Programming),封装、继承、多态

C. 通用验证方法学(Universal Verification Methodology, UVM)是一个以System Verilog类库为主体的验证平台开发框架,是一种方法学,不是一个EDA验证平台工具;

D. UVM不是一种语言,是一种验证方法学;

本文参与 腾讯云自媒体同步曝光计划,分享自微信公众号。
原始发表:2021-10-14,如有侵权请联系 cloudcommunity@tencent.com 删除

本文分享自 FPGA探索者 微信公众号,前往查看

如有侵权,请联系 cloudcommunity@tencent.com 删除。

本文参与 腾讯云自媒体同步曝光计划  ,欢迎热爱写作的你一起参与!

评论
登录后参与评论
0 条评论
热度
最新
推荐阅读
领券
问题归档专栏文章快讯文章归档关键词归档开发者手册归档开发者手册 Section 归档