数字IC笔试题（7）——UVM验证平台【System Verilog面向对象】【OOP封装继承多态】

以下关于验证的描述，正确的是（）

A．验证平台使用checker检测DUT的行为，只有知道DUT的输入输出信号变化之后，才能根据这些信号变化来判定DUT的行为是否正确；

B．System Verilog区别于verilog的一个重要特征是其具有面向对象语言的特性：封装、继承和多态；

C．UVM是Synopsys、Cadence、Mentor等EDA厂商联合发布的验证平台；

D．Verilog，System Verilog，System C, UVM都是验证常用的硬件语言；

答案：B

解析：

A. monitor 负责监测 DUT 的行为，checker 缓存每个 monitor 收集到的数据，和参考模型的输出去比较；

B. System Verilog 有 C++ 高级语言特性，面向对象编程OOP（Object Oriented Programming），封装、继承、多态；

C. 通用验证方法学（Universal Verification Methodology, UVM）是一个以System Verilog类库为主体的验证平台开发框架，是一种方法学，不是一个EDA验证平台工具；

D. UVM不是一种语言，是一种验证方法学；