RX时钟分频控制块有两个主要部分:串行时钟分频器控制和并行时钟分频器和选择器控制。时钟分频器和选择器的细节见图。
前面的文章中,已经介绍了TXOUTCLK的来源及其生成。这篇文章可以算是其姊妹篇,介绍RXOUTCLK的来源。
为何要追溯其来源,这是因为我们上篇介绍USRCLK的文章中提到RXUSRCLK是由RXOUTCLK驱动的,其中一段话是这样的:
如下图为RX时钟分频器的架构框图:
RX串并行时钟分频器架构
来自RX时钟分频器控制块的并行时钟输出可以用作结构逻辑时钟,这取决于线路速率和协议要求。
FPGA逻辑的推荐时钟是来自GTX/GTH收发器之一的RXOUTCLK。
也可以把MGTREFCLK直接接到FPGA逻辑结构上,作为结构时钟使用。
同TXOUTCLK介绍一致,RXOUTCLK的时钟来源如下图标记:
RXOUTCLK的时钟来源
由RXOUTCLKSEL来选择来源:
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