GT Transceiver的动态重配置端口
GT Transceiver的动态重配置端口
功能介绍
动态重新配置端口（DRP）允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。DRP接口是一个对处理器友好的同步接口，有一个地址总线（DRPADDR）和分离的数据总线，用于向原语读取（DRPDO）和写入（DRPDI）配置数据。启用信号（DRPEN）、读/写信号（DRPWE）和准备/验证信号（DRPRDY）是实现读写操作、指示操作完成或指示数据可用性的控制信号。
端口描述
GTXE2_CHANNEL/GTHE2_CHANNEL的DRP端口
端口 | 方向 | 时钟域 | 描述 |
|---|---|---|---|
DRPADDR[8:0] | IN | DRPCLK | DRP地址总线 |
DRPCLK | IN | N/A | DRP接口时钟 |
DRPEN | IN | DRPCLK | DRP启用信号。0: 不进行读或写操作。1: 启用一个读或写操作。对于写操作，DRPWE和DRPEN应该只在一个DRPCLK周期内被驱动为高电平。对于读操作，DRPEN应该只在一个DRPCLK周期内被驱动为高电平。 |
DRPDI[15:0] | IN | DRPCLK | 数据总线，用于从FPGA逻辑资源向收发器写入配置数据。 |
DRPRDY | OUT | DRPCLK | 表示写操作已完成，数据对读操作有效。 |
DRPDO[15:0] | OUT | DRPCLK | 数据总线，用于将配置数据从 gtx/gth 收发器读取到 fpga 逻辑资源。 |
DRPWE | IN | DRPCLK | DRP写启用。0：当DRPEN为1时进行读操作。1：当DRPEN为1时进行写操作。对于写操作，DRPWE和DRPEN应该只在一个DRPCLK周期内被驱动为高电平。 |
GTXE2_COMMON/GTHE2_COMMON的DRP端口
一致：
端口 | 方向 | 时钟域 | 描述 |
|---|---|---|---|
DRPADDR[8:0] | IN | DRPCLK | DRP地址总线 |
DRPCLK | IN | N/A | DRP接口时钟 |
DRPEN | IN | DRPCLK | DRP启用信号。0: 不进行读或写操作。1: 启用一个读或写操作。对于写操作，DRPWE和DRPEN应该只在一个DRPCLK周期内被驱动为高电平。对于读操作，DRPEN应该只在一个DRPCLK周期内被驱动为高电平。 |
DRPDI[15:0] | IN | DRPCLK | 数据总线，用于从FPGA逻辑资源向收发器写入配置数据。 |
DRPRDY | OUT | DRPCLK | 表示写操作已完成，数据对读操作有效。 |
DRPDO[15:0] | OUT | DRPCLK | 数据总线，用于将配置数据从 gtx/gth 收发器读取到 fpga 逻辑资源。 |
DRPWE | IN | DRPCLK | DRP写启用。0：当DRPEN为1时进行读操作。1：当DRPEN为1时进行写操作。对于写操作，DRPWE和DRPEN应该只在一个DRPCLK周期内被驱动为高电平。 |
使用模型
写操作
下图显示了DRP写操作的时序。当DRPRDY有效时，新的DRP操作可以被启动。
写时序
读操作
下显示了DRP读操作的时序。当DRPRDY有效时，新的DRP操作可以被启动。
DRP读时序
近期回顾
- GT Transceiver的回环模式
- GT Transceiver的电源控制
- GT Transceiver的复位与初始化（4）RX初始化和复位流程
- GT Transceiver的复位与初始化（3）TX初始化和复位流程
- GT Transceiver的复位与初始化（2）CPLL复位以及QPLL复位
- GT Transceiver的复位与初始化（1）Transceiver复位的两种类型和两种模式
- GT Transceiver中的重要时钟及其关系（10）RXOUTCLK的来源及其生成
- GT Transceiver中的重要时钟及其关系（9）RXUSERCLK和RXUSER_CLK2的生成
- GT Transceiver中的重要时钟及其关系（8）TXOUTCLK的来源及其产生
- GT Transceiver中的重要时钟及其关系（7）TXUSRCLK以及TXUSRCLK2的产生
- FPGA 核和FPGA Fabric的区别是什么？
- GT Transceiver中的重要时钟及其关系（6）TXUSRCLK以及TXUSRCLK2的用途与关系
- GT Transceiver中的重要时钟及其关系（5）QPLL的工作原理介绍
- GT Transceiver中的重要时钟及其关系（4）CPLL的工作原理介绍
- GT Transceiver中的重要时钟及其关系（3）多个外部参考时钟使用模型
- GT Transceiver中的重要时钟及其关系（2）单个外部参考时钟使用模型
- GT Transceiver中的重要时钟及其关系（1）GT Transceiver参考时钟
- FPGA的设计艺术（11）FPGA的构建过程
- FPGA的设计艺术（8）最佳的FPGA开发实践之严格遵循过程
- GT Transceiver的总体架构梳理
- Vivado中用于时钟操作的几个Tcl命令
- 高速串行总线设计基础（六）揭秘SERDES高速面纱之数据包与参考时钟要求
- 高速串行总线设计基础（八）揭秘SERDES高速面纱之CML电平标准与预加重技术
- FPGA基础知识极简教程（1）从布尔代数到触发器
- FPGA基础知识极简教程（7）详解亚稳态与跨时钟域传输
- 静态时序分析中的四类时序路径
- 时序分析中的关键术语
- 高速串行总线设计基础（一）同步时序模型介绍
- 高速串行总线设计基础（四）眼图的形成原理
- FPGA设计心得（10）关于行为仿真的一点观点
- Vivado如何计算关键路径的保持时间裕量？
- Vivado如何计算关键路径的建立时间裕量？（实践篇）
- Vivado如何计算关键路径的建立时间裕量？（理论分析篇）
- TCL中Ports/Pins/Nets/Cells/Clocks之间的交互关系？
- TCL中关于Nets的一些用法？
- TCL中关于Cells的一些使用方法？
- TCL中关于Pins的一些使用方法？
- TCL中关于管脚（Ports）的一些使用方法？
- 逻辑设计中复位的稳妥处理方法？
- 逻辑设计中需要显式地使用IBUF以及OBUF类似的原语吗？
- FPGA的设计艺术（1）FPGA的硬件架构
- END -