该模块位于TX架构中的位置:TX clock dividers
TX架构框图
TX时钟分频器控制块有两个主要部分:串行时钟分频器控制和并行时钟分频器和选择器控制。
下图说明了时钟分频器和选择器的详细情况。
TX Serial and Parallel Clock Divider
每个发射器PMA模块都有一个D分频器,将来自PLL的时钟向下分频,以支持较低的线速。这个串行时钟分频器D可以为固定线速的应用进行静态设置,也可以为多线速的协议进行动态改变。
要在固定线速应用中使用D分频器,TXOUT_DIV属性必须设置为适当的值,TXRATE端口需要绑定到3'b000。
TX PLL Output Divider Setting
为了在多线速应用中使用D分频器,TXRATE端口被用来动态地选择D分频器的值。在设备配置时,TXOUT_DIV属性和TXRATE端口必须选择相同的D分频器值。在设备配置后,TXRATE被用来动态改变D分频器的值。见上表。串行分频器的控制如上表。关于每个速度等级的线速范围的细节,请参考相应的数据表。
来自TX时钟分频器控制块的并行时钟输出可以作为Fabric逻辑时钟,这取决于线速要求。建议结构的时钟是来自GTX/GTH收发器之一的TXOUTCLK。也可以把MGTREFCLK直接带到FPGA逻辑中,作为结构时钟使用。TXOUTCLK是一般应用的首选,因为它有一个输出延迟控制,用于旁路TX buffer的输出通道纠偏或恒定数据路径延迟的应用。TXOUTCLKSEL端口控制输入选择器,允许这些时钟通过TXOUTCLK端口输出。
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