VS Code自动例化Verilog模块

猫叔Rex

发布于 2022-01-24 14:02:21

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发布于 2022-01-24 14:02:21

文章被收录于专栏：科学计算科学计算

笔者之前写过一篇文章生成Verilog HDL例化模板，在这边文章中，使用Python来完成Verilog的例化。但其实Vs Code也有类似功能，操作也比较方便。

还是要安装Python，并添加环境变量：

在VS Code中安装Verilog_TestBench

打开要处理的Verilog文件，按下Ctrl+Shift+P，调出命令框，输入instance，回车

可以看到在Terminal中已经生成了例化模板

完整的例化代码如下：

// wave_gen Parameters
parameter BAUD_RATE      = 115_200    ;
parameter CLOCK_RATE_RX  = 200_000_000;
parameter CLOCK_RATE_TX  = 166_667_000;
parameter PW             = 3          ;
parameter NSAMP_WID      = 10         ;

// wave_gen Inputs
reg   clk_pin_p;
reg   clk_pin_n;
reg   rst_pin;
reg   rxd_pin;
reg   lb_sel_pin;

// wave_gen Outputs
wire  txd_pin;
wire  spi_clk_pin;
wire  spi_mosi_pin;
wire  dac_cs_n_pin;
wire  dac_clr_n_pin;
wire  [7:0]  led_pins;

wave_gen #(
    .BAUD_RATE     ( 115_200     ),
    .CLOCK_RATE_RX ( 200_000_000 ),
    .CLOCK_RATE_TX ( 166_667_000 ),
    .PW            ( 3           ),
    .NSAMP_WID     ( 10          ))
 u_wave_gen (
    .clk_pin_p               ( clk_pin_p       ),
    .clk_pin_n               ( clk_pin_n       ),
    .rst_pin                 ( rst_pin         ),
    .rxd_pin                 ( rxd_pin         ),
    .lb_sel_pin              ( lb_sel_pin      ),

    .txd_pin                 ( txd_pin         ),
    .spi_clk_pin             ( spi_clk_pin     ),
    .spi_mosi_pin            ( spi_mosi_pin    ),
    .dac_cs_n_pin            ( dac_cs_n_pin    ),
    .dac_clr_n_pin           ( dac_clr_n_pin   ),
    .led_pins                ( led_pins        )
);

可以看到，参数和端口都可以正确例化，而且代码也都是对齐的。

本文参与腾讯云自媒体同步曝光计划，分享自微信公众号。

原始发表：2021-10-12，如有侵权请联系 cloudcommunity@tencent.com 删除

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