低功耗设计方法--电源门控示例(三)

测量和分析

我们在硅上评估了 SALT 项目以了解电源门控和状态保持对泄漏功耗的改进，以及开关结构对功能性能的影响。

图 7-5 显示了对 ARM926EJ CPU 子系统的高速缓存和标准单元逻辑测量的动态和泄漏功率的基本评估，以 10% 的步长将电源从标称值的 110% 降低到 70%名义上的。对于这种 90nm 通用工艺技术，标称电源电压为 1.0V。

测量均在电路板级—在任何封装/键合线/芯片上的 IR 压降和电源门控结构本身之前—因此对于室温下的“典型”硅来说是非常合理的。

CPU 的最坏情况下时序目标频率设计为 300MHz。前三个测量值分别显示了 CPU 在 300MHz、200MHz 和 100MHz 下运行时的动态功耗。

“ClkGate”测量值反映了整个 CPU 时钟关闭时的基泄漏。

“SRPG”（Save Restore Power Gating) 测量值是电源门控期间的泄漏。因此它反映了开关切换、保持单元和常开域的控制缓冲器树，在这种情况下还包括未电源门控的高速缓存的基线泄漏。

图7-6 显示了在电池供电产品的关键温度范围内测得的电源门控“VDDCPU”电源域的泄漏功率。垂直标度以对数方式绘制：

绘制的上方曲线是时钟停止时的基准泄漏。下面的曲线是使用状态保持电源门控测得的泄漏功耗。在整个温度范围内，泄漏功耗节省超过室温的 10 倍和 25 倍以上。

图 7-7 显示了电源门控标准单元逻辑和高速缓存存储器的测量泄漏功耗，这种方法在本项目不可用：

上面的曲线是 CPU 的基准总泄漏子系统（逻辑加 RAM），下方曲线显示逻辑部分带状态保留的电源门控泄漏电流。

RAM 的泄漏功耗现在在总泄漏功耗中占主导地位，但 CPU 子系统仍然存在两倍泄漏功率节省的因素。使用集成电源门控 RAM，可以将泄漏功耗节省提高到更接近逻辑部分实现的节省。

图 7-8 显示了状态保持的泄漏功耗节省与基线泄漏的详细比较。以线性标度绘制基线泄漏与 SRPG 泄漏的比率，以显示该特性如何在整个温度范围内变化。

在高温度范围的恶化可以用高VT开关的泄漏行为来解释。对于这种特殊的设计和技术，最佳的电源门控泄漏功耗节约是在35℃下实现的。

总而言之，当应用于标准单元逻辑时，电源门控技术比基线泄漏节省了 10 到 25 倍的泄漏功率。由于高速缓存存储器通常针对性能进行调整，因此表现出相当高的泄漏老化能力，因此它们也受益于泄漏减少技术。

SALT 一直是开发状态保持电源门控技术和方法以及分析 90 纳米工艺电源门控的成本和收益的有效工具。这些技术和方法非常适用于 65 纳米及以下。