低功耗设计方法--频率与电压缩放

低功耗设计方法--频率与电压缩放

电路设计的实际可操作空间在于工艺、设计目标、工艺库和时序分析方法。特殊工艺下温度反转尤其限制了时序、电压和温度保持其正常单调关系的范围。在开始 DVFS 设计之前，需要对所有这些因素进行详细分析。

1. 动态功耗与能耗 CMOS 消耗的动态功耗主要由以下等式描述：

因为动态功耗与开关频率成线性比例，所以在不需要最大性能时动态降低开关频率可以降低动态功耗。

动态功率与切换电容成线性比例。在减少电容方面，则更多是一种设计和实现约束，主要通过减少互连驱动的长度和设计复杂性减小面积来改进。

电压项对功耗的影响最大，在可以降低频率以允许电压降低的情况下，功耗按二次方降低。

下图展示了一个频率随电压单调增加的工作区域，并且指定了该工艺下能运行的最大电压和最低电压。需要注意的是，如果不是工作在上述电压范围，则可能导致延迟不再线性变化，电路可靠性变差。

下图显示了在降低频率且降低电压与降低频率但不降低电压时的功耗图。两条曲线之间的差距等于最小和最大工作电压之间可实现的功耗节省。

能耗是在完成一项工作任务所需的时间内消耗的功耗与时间乘积。忽略泄漏及其他功耗的影响，以一半频率驱动一个块进行工作会使动态功率减半，但完成工作需要两倍的时间。在可以缩放电压的情况下，二次动态功耗降低允许在任务持续期间消耗的能量，因此单纯的降低频率是不会带来能耗上的收益。

在计算能耗节省大小时，静态泄漏功耗当然不能被忽略。降低频率并花费更长的时间来完成一个工作单元也意味着有源泄漏将与频率成反比。此外，每个电压缩放块都需要额外的电源轨，并且引入 SoC 设计的每个电源轨都会对可实现的节能产生影响。每个稳压电源轨都会因使用真实世界的电源控制器产生该电压而损失一些效率。

2.电压与频率缩放方法

电压缩放方法是：

• 静态电压缩放 (SVS)：不同的模块或子系统被赋予不同的固定电源电压。

•多级电压缩放 (MVS)：静态电压缩放情况的扩展，其中模块或子系统在两个或多个电压电平之间切换。对于不同的操作模式，仅支持少数固定的离散级别。

•动态电压和频率缩放 (DVFS)：MVS 的扩展，其中大量电压电平在动态切换以跟随不断变化的工作负载。

• 自适应电压缩放 (AVS)：DVFS 的扩展，其中使用控制回路来调整电压。

我们重点介绍 DVFS 和 AVS。

下图显示了 DVFS 设计的简化版本。CPU 子系统由可编程电源供电。芯片的其余部分由固定电源供电。

PLL 为 SysClock Generator 提供高速时钟，SysClock Generator 使用分频器生成 CPU CLOCK 和 SOC CLOCK。

为了执行电压和频率缩放，软件首先决定满足工作负载要求的最低 CPU 时钟速度。然后确定支持该时钟速度的最低电源电压。

如果目标时钟频率高于当前频率，则执行顺序如下：

• CPU 将电源编程为新电压

• CPU 子系统继续以当前时钟频率运行，直到电压稳定到新值

• 然后CPU 编程新的时钟频率。

• 如果时钟频率的变化只需要改变分频器的值，它会为这个新值编程 SysClock Generator。CPU 操作不需要暂停。

• 如果新时钟频率需要更改PLL 频率，则CPU 会将PLL 编程为新频率。PLL 或 SysClock Generator 会抑制所有时钟，直到 PLL 稳定。

如果目标时钟频率是比当前频率低，则执行顺序如下：

• CPU 首先编程新的时钟频率。

•如果时钟频率的变化只需要改变分频器的值，它会为这个新值编程 SysClock Generator。CPU 操作不需要暂停。

•如果新时钟频率需要更改 PLL 频率，则 CPU 将 PLL 编程为新频率。PLL 或 SysClock Generator 会抑制所有时钟，直到 PLL 稳定。

• 然后 CPU 将电源编程为新电压

• CPU 子系统继续以新时钟频率运行，同时电压稳定到新值