低功耗设计方法--频率与电压缩放考虑的因素

低功耗设计方法--频率与电压缩放考虑的因素

• 电平转换器和隔离

在任何多电压设计中，在不同电压下工作的模块的接口处都需要电平转换器。如果 DVFS 块是电源门控的，那么我们也需要隔离输出。

请注意，实现仅在一个方向上移动的电平转换器要容易得多。这意味着 DVFS 块的电压必须始终高于与其连接的块的电压，或者必须始终处于较低的电压。

由于 RAM 缺乏电压余量，在大多数 DVFS CPU 设计中，缓存始终处于高于或等于 CPU 的电压。

虽然理论上CPU的总线接口电压可以更高或更低，但出于实际原因，总线通常也保持在高于或等于CPU的电压。总线接口单元的特性通常不那么仔细，在 CPU 的最低电压或以下运行它可能会导致系统错误。

• 电压缩放接口—对同步时序影响

由于 DVFS 块会改变电压和频率，因此 DVFS 块和系统其余部分之间的同步接口的时序变得更加复杂。

随着 DVFS 模块中的电压变化，时钟树延迟也会发生变化。无法将单个低偏斜时钟分配给 DVFS 模块和系统，以便在所有电压下保持低偏斜。因此，同步接口的标准模型崩溃了。

一种解决方案是使用异步接口。ARM1176 一种启用 DVFS 的配置采用这种方法。它为 AXI 总线提供异步接口，并配有双向同步器。这些同步器确实增加了跨接口事务的初始访问延迟。在这种情况下，这种增加的延迟是可以接受的，因为 AXI 总线是一种拆分事务总线，可以在不降低整体总线性能的情况下处理长延迟事务。

更基本的 AMBA AHB 总线不支持拆分事务，因此长延迟事务会直接降低总线性能。因此，在大多数设计中向 AMBA 子系统添加异步接口是不切实际的。

图 9-8 显示了处理这个问题的一种方法。

这种方法需要一个始终是总线时钟 (HCLK) 倍数的 CPU 时钟。我们在 CPU 和 AMBA 总线之间的接口处添加锁存器。调整 CPU 时钟，使其上升沿与总线时钟 HCLK 的活动（上升沿）大致对齐。通过精心设计，我们可以在所有操作条件下将这种关系保持在 CPU 时钟周期的一半以内（包括更改电压和时钟频率）。

然后我们需要处理 CPU 时钟相对于 HCLK 可能早或晚的事实。为了处理 CPU 时钟过早的情况，我们过度约束综合以保证数据提前到达（最坏情况下的偏差）。如果 CPU 时钟延迟，锁存器确保数据仍然可用。