《IC真题之吾见 》 华为实习笔试

前言

刷题绝不是目的，以题代练，以题代学。 见解大部分来自自己学习的理解，也有部分超纲知识是网络检索得到，希望可以多多在评论区留言交流，共同进步！有问题的地方也希望可以直接批评指正！

1、下列有关时序分析的描述正确的是() A.recovery时间，是指异步控制信号在有效时钟沿到达之后必须保持稳定的时间 B.时钟信号的建立时间裕度的计算方法是基于数据的到达时间和数据的需要时间 C.下面的公式用来计算最大数据达到skew : Maximum Data Arrival Skew = Shortest Data Arrival Path - Longest Data Arrival Path D.removal时间，是指异步控制信号在有效的时钟沿到达之前必须保持稳定的最短时间

吾见：B 理由： A：recovery时间，即恢复时间，字面上理解，就是异步控制信号撤离后，电路恢复正常的时间检查。 所以，恢复时间的定义是：异步控制信号撤离时刻与下一个有效时钟边沿的时间间隔。原文如下：

B：时间检查的裕量（Slack）指的就是：所需时间与实际到达时间之间的差值。如下图的时序报告截图：

C：数据skew指的是数据偏移，我的理解是最长到达时间-最短到达时间。可以评论区讨论。 D：removal时间，即去除时间，异步控制信号撤离时刻与本次有效时钟边沿的时间间隔。原文如下：

2、下列对于逻辑最小项的描述错误的是() A.n变量有2^n项最小项。 B.两个不同的最小项之积为0。 C.全部最小项之和为0。 D.最小项中每个变量只能以原变量或反变量的形式出现一次。

吾见：C

理由：此题是基本的数电知识。

C：全部最小项之和恒为1。

3、常用的工具ModelSim是哪个公司的产品（） A.Mentor B.SpringSoft C.Cadence D.Synopsys

吾见：A

理由：此题为常识题目。总结一下下。

Mentor Graphics 公司：ModelSim DE、Calibre、Tessent、Valor、Questa CDC等，以下是其服务方案截图：

SpringSoft 公司：Laker系列

Xilinx 公司：Vivado IDE、ISE

Altera 公司：Quartus Ⅱ

Cadence 公司：Cadence Virtuoso、TempusTM、VoltusTM

Synopsys 公司：DC、PT

以上列举肯定不全面，希望评论区补充。

4、信号的抖动和漂移是靠（ ）区别的 A.抖动频率是否高于10Hz B.分别表现在时间轴和幅度轴上 C.抖动幅度是否超过1/10信号周期 D.分别表现在幅度轴和时间轴上

吾见：A 理由： ITU-T G.701标准对抖动的定义为：“抖动是指数字信号在短期内重要的瞬时变化相对于理想位置发生的偏移”。. 还有一个跟抖动很类似的概念，即漂移。. 一般情况下，抖动是指发生得比较快的定时偏差，而漂移是指发生的比较慢得定时偏差。. ITU把漂移和抖动之间的门限定义为10Hz，偏移频率大于10Hz的叫抖动，小于10Hz的叫做漂移。

5、以下说法正确的是( ) A.时钟的边沿速率越快越好 B.数据信号只关注高低电平值，和高低电平数据有效宽度关系不大 C.数据信号要求边沿一定要单调，不能出现任何回沟和台阶 D.采样用的时钟信号采样沿不能出现回勾、台阶

吾见：D

理由：

A：时钟边沿并非越快越好，目前FPGA的时钟最多就百兆赫兹级别，时钟过快，对数据寄存和时序分析都不利。

B：数据信号的高低电平持续时间很重要，可以联想一下建立保持时间的概念，数据必须要稳定存在一段时间。

C：数据边沿特性不重要，重要的是其高低电平保持稳定的持续时间。边沿处稳不稳定不重要。

D：采样时钟的边沿特性很重要，因为采样时钟的价值是在边沿时刻发起和捕获数据，所以边沿特性有高要求，不能出现台阶、回勾。

6、关于时钟的描述错误的是( ) A.所谓行波时钟，即是用一个寄存器的输出作为另一个寄存器的时钟输入 B.全局时钟是所有逻辑公用一个时钟源，建议尽量使用全局时钟 C.局部时钟是部分逻辑使用的一个时钟源，建议按需使用局部时钟 D.门控时钟使用一个控制门电路的使能信号控制时钟的打开和关闭，当时钟关闭时，相应的时钟域停止工作可以达到节能的作用，因此推荐在模块代码中仅用组合逻辑产生门控时钟。

吾见：D

理由：

A：就是行波时钟的概念。又叫 涟漪时钟 。

B：全局时钟有利于时序的分析和综合。

C：正确。

D：仅用组合逻辑实现门控时钟，会产生很大的毛刺问题。

7、关于CPLD和FPGA说法有误的是:() A.逻辑单元的粒度不一样，设计灵活性同。FPGA逻辑单元的粒度比CPLD小，因此设计更为灵活 B.FPGA芯片的逻辑门密度比CPLD高 C.CPLD的内联线采用线段连接开关结构，内部连线长度会产生积累;FPGA采用交叉开关结构，其内连率很高，内部连线长度不会积累 D.虽然CPLD与FPGA都可集成成千上万门的数字逻辑电路，但CPLD更适合于完成各类组合逻辑而FPGA更适合完成时序较多的逻辑电路

吾见：C

理由：

C 选项，FPGA是非连续式布线，分线段互联，延时不可控，连线长度可累积。CPLD是连续式布线，延时严格可控。

CPLD与FPGA区别：

8、射级跟随器的特点是（） A.输入阻抗低，输出阻抗低 B.输入阻抗高，输出阻抗高 C.输入阻抗低，输出阻抗高 D.输入阻抗高，输出阻抗低

吾见：D

理由：

射极跟随器也就是共集电极放大电路，其主要作用是将交流电流放大，以提高整个放大电路的带负载能力。实际电路中，一般用作输出级或隔离级。

其特点为输入阻抗高，输出阻抗低，因而从信号源索取的电流小而且带负载能力强，所以常用于多级放大电路的输入级和输出级；也可用它连接两电路，减少电路间直接相连所带来的影响，起缓冲作用。

射极跟随器电路虽然没有电压放大作用，但仍有电流放大作用，因而有功率放大作用。

射极跟随器电路的主要特点是，输入电阻高，传递信号源信号效率高；输出电阻低，带负载能力强；电压放大倍数小于1而接近于1，且输出电压与输入电压相位相同，具有跟随特性，因而在实用中，广泛用作输出级或中间隔离级。

9、4bit二进制计数器，其翻转率(Toggle Rate），每时钟都翻转按照100%来算）大约是（） A.0.3 B.0.125 C.0.5 D.0.47

吾见：D

理由：

10、LDO电源Vin为5V，Vout为3V，输出电流为0.5A，最大耗散功率2W,电源效率为 A.0.6 B.0.5 C.0.75 D.不知道电流，无法计算

吾见：A（存疑）

理由：

LDO即低压差 线性 稳压器。相关公式：

11、请选出哪个不是当前FPGA的加载方式 A.被动并行 B.主动串行 C.JTAG D.I2C加载

吾见：D

理由：

FPGA的配置方式：

12、UVM树形结构的根是 A. uvm_env B. uvm_test C. uvm_object D. uvm_top

吾见：D

理由：

UVM的树形结构：

13、以下关于过程赋值的描述，不正确的是 A.在非阻塞性过程赋值中，对目标的赋值是非阻塞的(因为时延)，但可预定在将来某个时间同步发生(根据时延;如果是0时延，那么在当前时间步结束) B.非阻塞性过程赋值在其后所有语句执行前执行 C.在非阻塞性过程赋值中，使用赋值符号"<=” D.赋值操作符是"="的过程赋值是阻塞性过程赋值

吾见：B

理由：

B是阻塞赋值的含义。

14、下列电路中不属于时序逻辑电路的是 A.分频器 B.加法器 C.全加器 D.计数器

吾见：B、C（怀疑题目有问题）

理由：

书数电基本知识。

16、芯片的工作功耗与哪些无关() A.工艺 B.工作频率 C.电压 D.工作时间

吾见：D

理由：

注意功耗指的功率，不是能量，和工作时间没半毛钱关系。一般来说，PVT（工艺、电压、温度）都有影响，频率越高，功耗越大。

18、下列调度算法中可以取得绝对优先级调度的算法有() A.RR B.DRR C.SP D.WRR

吾见：C

理由：

SP：Strict Priority ， SP调度严格按照优先级从高到低的次序优先发送较高优先级队列中的分组，当较高优先级队列为空时，再发送较低优先级队列中的分组。

RR：Round Robin，基于报文的公平调度，每个队列调度出对一个报文，就转下一个队列。

DRR：deficit round robin，差额循环队列，DRR算法是RR算法的扩展。DRR算法为每个队列分配一个常量QN(以权重为比例的时间片)和一个变量DN(差额)。QN反应了该队列可以发送的长期平均字节数。

WRR：Weighted Round Robin，加权循环调度算法，基于报文的加权调度WRR, 可以配置每个队列调度出多少个报文，就转下一个队列。

MDRR （Modified Deficit Round Robin）是一种改良的DRR算法。MDRR和DRR实现类似，差别在于：MDRR调度允许Deficit出现负值，以保证长报文也能够得到调度。但下次轮循调度时该队列将不会被调度。当计数器为0或负数时停止调度该队列，但继续调度其他计数器为正数的队列。

还有其他的方式，希望评论区补充。

19、某分组转发芯片需要支持40G以太网64字节短包线速，采用250M工作时钟，需要大约 ( ) 拍处理一个报文，(考虑帧间隙&前导码)。 A.16拍 B.12拍 C.3拍 D.4拍

吾见：D

理由：

帧间距，12字节；

前导码：8字节。

帧长：64字节。

(12+8+64)×8=84×8=672bit/Packet；

40G /〔(64+8+12)×8〕= 59.5238Mpps；

250 / 59.5238 = 4.2

20、在Verilog HDL中，关于操作符的优先级描述正确的是（） A.逻辑与(&&)操作符优先级高于逻辑或(I)操作符 B.按拉异或(^）操作符优先级高于一元逻辑非(!）操作符 C.一元逻辑非操作符优先级高于右移操作符 D.小于操作符优先级高于与(&）操作符

吾见：C

理由：

21、下列描述中，不属于面向对象思想主要特征的是（） A.封装性 B.多态性 C.继承性 D.跨平台性

吾见：D

理由：A B C均是面向对象思想的主要特征。

22、下列哪些是FPGA开发工具 A. Quartus B.其他都是 C. Vivado D.ISE

吾见：B

理由：基本常识。

23、时序电路的基本时间参数有 A.建立时间、保持时间、最大工作频率 B.建立时间、保持时间、访问周期 C.上升时间、下降时间、传输延迟时间 D.上升时间、下降时间、最大工作频率

吾见：A

理由：

组合电路的基本时间参数：传输延时(Propagation delay,tpd)、污染延时 (Contamination delay,tcd)

时序电路的基本时间参数：建立时间、保持时间、最大时钟频率

24、综合编译有时会报错: cannot find module"xxx_ram"，引起error的原因是() A.xxx__ram.v文件中有语法错误 B.xxx_ram module中有语法错误 C.xxx_ram module没有添加到综合列表中 D.xxx_ram.v没有添加到综合列表中

吾见：C（存疑）

理由：

找不到是路径问题，应该不是语法出错。此处存疑，欢迎评论区解惑。

25、对于序列的傅立叶变换而言，其信号的特点是 A.时域离散非周期，频域连续周期。 B.时域离散周期，频域连续非周期; C.时域离散非周期，频域连续非周期; D.时域连续非周期，频域连续非周期;

吾见：A

理由：

序列本身应该是离散的，直接排除D，另外，根据DSP的知识，

时域和频域，一个域的离散对应另一个域的周期，一个域的连续对应另一个域的非周期。

26、下列关于工具综合过程描述不正确的是() A.综合工具具备等价寄存器优化功能 B.综合工具具备将连续打拍的寄存器映射为移位寄存器的功能 C.综合工具可以自动提取状态机 D.综合工具不关心设计的主频约束

吾见：D

理由：错误很明显。

27、K=M&N，如果M为'x'态，那么K= A.× B.0 C.z D.1

吾见：A

理由：操作数中存在不定态，输出的结果若受 X 影响也是 不定态。示例：

28、负反馈的优点不包含 A.改善放大器的线性和非线性失真 B.改变输入电阻和输出电阻 C.具有自动调节功能 D.提高放大器的增益

吾见：D

理由：

负反馈增益略有下降。

29、下面哪个不是Verilog保留字 A. large B.container C.supply D. force

吾见：B

理由：

30、a=1'b1;b=5'h10;那么{a,b} A.5'h30 B.6'b11000 C.6'h110 D.6'h30

吾见：D

理由：6‘b110000

31、关于复位下列哪种说法正确 A.根据使用的器件和需求选择异步复位还是同步复位 B.同步复位增加了时序收敛的难度 C.同步化异步复位可以保证逻辑正确复位 D.异步复位易受毛刺影响从而导致逻辑错误

吾见：A C D

理由：

B：同步复位有利于时序收敛，异步不利于。

32、以下关于综合、布线说法正确的是() A.使用管脚的电平、电流强度、翻转速率以及上下拉设置正确。 B.所有综合布线分析过程中，出现的warning和info信息都需要确认。 C.对端芯片如果三态输出，逻辑输入管脚需要设置上下拉电阻，确保其信号在不被驱动时，逻辑误采样 D.所有接口时序都要有时序分析报告，指导进行时序设置。 E.综合后的时序报告不需要关注，只要布线后时序可以过就可以了

吾见：A B C D

理由：E错的很明显。

33、下面哪些说法是错误的? A.当一个数据字的1个数为偶数时称为奇校验;这个数据若出现奇数个1，则有奇数个bit出错 B.当采用奇校验后，接收端接收数据有偶数个1，则这个数据肯定是有偶数个bit发生错误 C.当一个数据字的各个二进制bit的模二加为0时表示偶校验 D.当一个数据字的0个数为偶数时称为奇校验

吾见：A B D

理由：

奇偶校验指的是，信息中 1 的个数。

A：1 的个数为偶数时，称为偶校验，若出现奇数个 1 ，有奇数个比特出错。

B：奇校验，1的个数无误时为奇数个，若接收到偶数个 1 ，那么有奇数个比特出错。

C：偶校验有偶数个 1 ，各位加在一起必然为0。

D：出错很明显。

34、a=3'b010,b=3'b101下面哪个语句得到的计算结果为1 A. |(a&b) B.!(a^b) C.^(a|b) D.(|(a+b))

吾见：C D

理由：Verilog 基础语法。

35、下列哪些语言可以用来开发或验证FPGA逻辑模块 A. system verilog B.verilog C.C++ D.C

吾见：A B C D（存疑）

理由：

sv 和 v 肯定可以，可用来开发的话 C 和 C++ 应该也可以。

36、基本微分电路存在的问题有() A.基本微分电路可能引起自激振荡 B.基本微分电路的RC环节对于反馈信号具有滞后作用 C.当输出电压发生突变时，可能导致基本微分电路不能正常工作 D.基本微分电路抗干扰性能差

吾见：A B C D

理由：

基本的微分电路对噪声十分敏感，容易出现自激振荡，稳定性很差，所以实用性不高。特别对高频噪声的抵抗性差。

37、下列方法对于设计提升系统时钟频率有帮助的有() 。 A.减小core供电电压 B.升高器件工作温度 C.减少组合逻辑级数 D.采用pipeline设计

吾见：B C D

理由：

A：电压高，时钟频率才能提上去。

38、相对于ASIC，FPGA应用于产品有如下优势: A.更高的时钟频率 B.更低的功耗 C.更快的上市时间 D.小批量产品，成本更低

吾见：C D

理由：

速度：

相同的工艺和设计，在FPGA上的速度应该比ASIC跑得慢。因为FPGA内部是基于通用的结构，也就是LUT（look up table），它可以实现加法器，组合逻辑等等，而ASIC，一般加法器就是加法器，而比较器就是比较器，FPGA结构上的通用性必然导致冗余。

成本：

从设计成本来考虑，小批量上FPGA占优，大批量时，ASIC占优。

功耗：

在相同工艺条件下，FPGA要大于ASIC。FPGA，尤其是基于占用大量硅面积的、每个单元六个晶体管的静态存储器（SRAM）的查寻表（LUT）和配置元件技术的FPGA，其功耗要比对等的ASIC大得多。

开发周期：

FPGA更短，ASIC更长。

39、FPGA内使用相同时钟沿的同步数字电路，最高频率和哪些因素有关? A.时钟的占空比 B.D触发器组成pipeline长度 C.时钟skew D.逻辑块间互连布线长度

吾见：B C D

理由：

A：占空比不影响频率。

40、Quartusll中的Pin Planner视觉工具为引脚和引脚组分配提供了一种途径。它包括的内容为 A.器件的封装视图 B.以不同的颜色和符号表示不同类型的引脚 C.已分配和未分配引脚的表格 D.以其他符号表示l/O块

吾见：A B C D

理由：无。

如有不同见解、指正以及补充的东西，评论区留下你的看法吧，我们一起进步，多多交流！

本文作者「在路上，正出发」 原文链接：https://blog.csdn.net/qq_43045275/article/details/124010688