优秀IC/FPGA开源项目 [二]

数字芯片社区

发布于 2022-09-19 11:31:12

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发布于 2022-09-19 11:31:12

文章被收录于专栏：数字芯片数字芯片

香山开源RISC-V处理器

https://github.com/OpenXiangShan/XiangShan

XiangShan (香山) 采用Chisel语言，是一个开源的高性能 RISC-V 处理器项目，隶属于中科院计算所包云岗团队-北京开源芯片研究院（开芯院）。

知乎：https://www.zhihu.com/people/openxiangshan
微博：https://weibo.com/u/7706264932
公众号：香山开源处理器

ZipCPU

https://github.com/ZipCPU/zipcpu

Zip CPU 是一种体积小、重量轻的 RISC CPU。具体设计目标包括：

32 位。所有寄存器、地址和指令的长度都是 32 位。虽然字节大小本身曾经是 32 位，但 CPU 现在像所有其他 CPU 一样处理 8 位字节
一个RISC CPU。每条指令名义上在一个周期内完成，但乘法、除法、内存访问和（最终）浮点指令除外。
加载/存储架构。只有加载和存储指令可以访问内存。
符合叉骨要求。所有内存和外围设备都通过单个叉骨总线访问。
冯诺依曼架构，意味着指令和数据共享一个公共总线。
流水线架构，具有预取、解码、读取操作数阶段、包含 ALU、内存、除法和浮点单元的组合阶段，然后是最终回写阶段。
两种模式的机器：主管和用户，每种模式具有不同的访问级别。
完全开源，在 GPL 下获得许可。

ZipCPU网站：http://zipcpu.com/

RISC-V-starship

http://github.com/riscv-zju/riscv-starship

“ STA rtRiSc-v on cHIP ”的starship缩写，学习如何在 FPGA 板上运行自己的 RISC-V 设计。

当前支持板：

赛灵思 Virtex-7 VC707

与chipyard相比，这个项目足够简单。我们将只关注如何在 FPGA 上运行rocket处理器内核，不提供任何仿真环境。该项目将为以下人群提供极大的便利：

支持 Xilinx Virtex-7 VC707...
想用修改过的rocket-chip在FPGA上测试设计；

木心处理器

https://github.com/microdynamics-cpu/tree-core-ide

用于处理器设计和验证的下一代集成开发环境。它具有多硬件语言支持、开源 IP 管理和易于使用的 rtl 仿真工具集。

对 verilog、vhdl、chisel 和 spinHDL 的完整语言支持。
现代用户界面
轻巧的开箱即用功能
GPU 加速以实现快速实时渲染

hbirdv2 E203 Core&SoC

https://github.com/riscv-mcu/e203_hbirdv2

开源 Hummingbirdv2 E203 RISC-V 处理器内核和 SoC 项目，芯来科技研发的一款RISC-V core&SOC，是SI-RISCV/e200_opensource 的进阶版。

这是SI-RISCV/e200_opensource中维护的 Hummingbird E203 项目的升级版本，所以我们称之为 Hummingbirdv2 E203，其架构如下图所示。

hbirdv2_soc

在这个新版本中，有以下更新。

为 E203 内核添加 NICE（Nuclei Instruction Co-unit Extension），以便用户可以轻松地创建带有 E203 内核的自定义 HW 协同单元。
将PULP 平台的 APB 接口外设（GPIO、I2C、UART、SPI、PWM）集成到 Hummingbirdv2 SoC 中，这些外设是- 用 Verilog 语言实现的，因此用户易于理解。
为 Hummingbirdv2 SoC 添加新的开发板（Nuclei ddr200t 和 mcu200t）支持。

Nyuzi GPGPU IP core

https://github.com/jbush001/NyuziProcessor

Nyuzi 是一种实验性的 GPGPU 处理器硬件设计，专注于计算密集型任务。它针对深度学习和图像处理等用例进行了优化。

该项目包括一个用 System Verilog 编写的可综合硬件设计、一个指令集仿真器、一个基于 LLVM 的 C/C++ 编译器、软件库和测试。它可用于试验微架构和指令集设计的权衡。

CVA6 RISC-V CPU

https://github.com/openhwgroup/cva6

CVA6 是一个 6 级、单期、有序 CPU，它实现了 64 位 RISC-V 指令集。它完全实现了第 I 卷中指定的 I、M、A 和 C 扩展：用户级 ISA V 2.3 以及草案权限扩展 1.10。它实现了三个特权级别 M、S、U 以完全支持类 Unix 操作系统。此外，它还符合外部调试规范草案 0.13。

它具有可配置的大小、单独的 TLB、硬件 PTW 和分支预测（分支目标缓冲区和分支历史表）。主要设计目标是减少关键路径长度。

riffa PCIe

https://github.com/KastnerRG/riffa

RIFFA（FPGA 加速器的可重用集成框架）是一个简单的框架，用于通过 PCI Express 总线将数据从主机 CPU 传输到 FPGA。该框架需要支持 PCIe 的工作站和带有 PCIe 连接器的板上的 FPGA。RIFFA 支持 Windows 和 Linux、Altera 和 Xilinx，并绑定了 C/C++、Python、MATLAB 和 Java。

在硬件方面，用户访问具有独立发送和接收信号的接口。这些信号提供事务握手和第一个字通过 FIFO 接口用于读/写数据。不需要了解总线地址、缓冲区大小或 PCIe 数据包格式。只需在 FIFO 接口上发送数据并在 FIFO 接口上接收数据。RIFFA 不依赖于 PCIe 桥接器，因此不受桥接器实现的限制。相反，RIFFA 直接与 PCIe 端点一起工作，并且运行速度足够快以使 PCIe 链路饱和。软件和硬件接口都得到了极大的简化。详细信息可以在硬件接口页面上找到。

opencores

https://opencores.org/

OpenCores 是全世界最大的用于开发开源硬件 IP 核心的网站和社区。OpenCores 旗下包含多个开源硬件项目；

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UVM理论实战课程

课程概述

“本套课程通过视频讲解+文档笔记，仿真环境+实例代码的创新的双重教学方式，旨在通俗易懂地讲解在数字芯片验证中UVM使用的要点，从而最终帮助以下三类人群实现自己的规划目标：1.在校大学生：提升专业技能水平，为面试就业做准备； 2.在职数字IC设计和验证人员：提升职业技能，提高工作效率；3.跨行业转数字验证人员：提供专业的技能培训；