https://github.com/OpenXiangShan/XiangShan
XiangShan (香山) 采用Chisel
语言,是一个开源的高性能 RISC-V 处理器项目,隶属于中科院计算所包云岗团队-北京开源芯片研究院(开芯院)。
https://github.com/ZipCPU/zipcpu
Zip CPU 是一种体积小、重量轻的 RISC CPU。具体设计目标包括:
http://github.com/riscv-zju/riscv-starship
“ STA rtRiSc-v on cHIP ”的starship缩写,学习如何在 FPGA 板上运行自己的 RISC-V 设计。
当前支持板:
与chipyard相比,这个项目足够简单。我们将只关注如何在 FPGA 上运行rocket处理器内核,不提供任何仿真环境。该项目将为以下人群提供极大的便利:
https://github.com/microdynamics-cpu/tree-core-ide
用于处理器设计和验证的下一代集成开发环境。它具有多硬件语言支持、开源 IP 管理和易于使用的 rtl 仿真工具集。
https://github.com/riscv-mcu/e203_hbirdv2
开源 Hummingbirdv2 E203 RISC-V 处理器内核和 SoC 项目,芯来科技研发的一款RISC-V core&SOC,是SI-RISCV/e200_opensource 的进阶版。
这是SI-RISCV/e200_opensource中维护的 Hummingbird E203 项目的升级版本,所以我们称之为 Hummingbirdv2 E203,其架构如下图所示。
hbirdv2_soc
在这个新版本中,有以下更新。
https://github.com/jbush001/NyuziProcessor
Nyuzi 是一种实验性的 GPGPU 处理器硬件设计,专注于计算密集型任务。它针对深度学习和图像处理等用例进行了优化。
该项目包括一个用 System Verilog 编写的可综合硬件设计、一个指令集仿真器、一个基于 LLVM 的 C/C++ 编译器、软件库和测试。它可用于试验微架构和指令集设计的权衡。
https://github.com/openhwgroup/cva6
CVA6 是一个 6 级、单期、有序 CPU,它实现了 64 位 RISC-V 指令集。它完全实现了第 I 卷中指定的 I、M、A 和 C 扩展:用户级 ISA V 2.3 以及草案权限扩展 1.10。它实现了三个特权级别 M、S、U 以完全支持类 Unix 操作系统。此外,它还符合外部调试规范草案 0.13。
它具有可配置的大小、单独的 TLB、硬件 PTW 和分支预测(分支目标缓冲区和分支历史表)。主要设计目标是减少关键路径长度。
https://github.com/KastnerRG/riffa
RIFFA(FPGA 加速器的可重用集成框架)是一个简单的框架,用于通过 PCI Express 总线将数据从主机 CPU 传输到 FPGA。该框架需要支持 PCIe 的工作站和带有 PCIe 连接器的板上的 FPGA。RIFFA 支持 Windows 和 Linux、Altera 和 Xilinx,并绑定了 C/C++、Python、MATLAB 和 Java。
在硬件方面,用户访问具有独立发送和接收信号的接口。这些信号提供事务握手和第一个字通过 FIFO 接口用于读/写数据。不需要了解总线地址、缓冲区大小或 PCIe 数据包格式。只需在 FIFO 接口上发送数据并在 FIFO 接口上接收数据。RIFFA 不依赖于 PCIe 桥接器,因此不受桥接器实现的限制。相反,RIFFA 直接与 PCIe 端点一起工作,并且运行速度足够快以使 PCIe 链路饱和。软件和硬件接口都得到了极大的简化。详细信息可以在硬件接口页面上找到。
https://opencores.org/
OpenCores 是全世界最大的用于开发开源硬件 IP 核心的网站和社区。OpenCores 旗下包含多个开源硬件项目;
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“本套课程通过视频讲解+文档笔记,仿真环境+实例代码的创新的双重教学方式,旨在通俗易懂地讲解在数字芯片验证中UVM使用的要点,从而最终帮助以下三类人群实现自己的规划目标:1.在校大学生:提升专业技能水平,为面试就业做准备; 2.在职数字IC设计和验证人员:提升职业技能,提高工作效率;3.跨行业转数字验证人员:提供专业的技能培训;
程序员Marshall,东南大学,5年行业经验,已完成多款芯片验证并成功流片,主要方向为SoC系统级功能验证、DSP核心验证等工作;