chip seq实验原理及步骤_思科真机实验环境搭建

大家好，又见面了，我是你们的朋友全栈君。

实验内容

通过实验环境学习了解SR-PCE。 xrv_7作为PCE，计算PE1到PE2的路径。网络中IP设置，metric值与之前的实验一致。 实验全部配置：实验配置链接https://download.csdn.net/download/qq_33681684/85162705

拓扑图

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配置流程：

1. 配置SRGB
2. 在IGP（is-is）中使能segment routing和Node ID
3. 修改IGP和TE的链路metric
4. 配置PCE 我们这次主要关注配置PCE的过程。前面的配置可以参考： SR-TE Policy（思科）—-explicit path 实验 SR-TE Policy（思科）—-dynamic path 实验

实验的所有配置：PCEP实验所有节点配置https://download.csdn.net/download/qq_33681684/85162705

PCEP

PCEP的全称The path computation element protocol，它包括PCC和PCE两个组件。 客户端(PCC)可以通告和委托头端LSP控制，PCE可以请求PCC更新修改LSPs控制参数。PCE进行网络编排。 PCE通过IGP或者BGP Link-State(BGP-LS)学习网络拓扑。我们这次实验使用IGP方式 PCE计算路径方式包括：

1. IGP metric
2. TE metric
3. LSP 不相交性，不相交的路径可以来自相同的头端或不同的头端。这样计算出来的路径不共享链路和节点，更容易实现多平面转发路径。

PCEP的交互流程：

1. PCE向PCC发送PCInitiate消息。
2. 如果PCInitiate消息有效，则PCC发送PCRpt消息；否则，它会发送PCErr消息。
3. 如果PCInitiate消息被接受，则PCE通过发送PCUpd消息来更新SR-TE策略。
4. 通过使用SR-TE策略配置多个PCE来实现高可用性。如果头端（PCC）失去与一个PCE的连接，另一个PCE可以控制SR-TE策略。 本次实验采用单PCE的最简方式

配置PCE

isis 下需要发布链路状态数据库，其它配置省略。

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7.7.7.7是PCE的loopback0 ip。

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可以看到PCE能够学到整网的拓扑，这里只是部分截图。

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配置PCC

然后我们配置PE1，7.7.7.7是PCE的loopback ip，1.1.1.1是PE1的loopback0 ip。

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配置完后，可以检查peer 7.7.7.7 PCE状态up

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PCE base Police

PCE和PCC的基础配置完成后就可以配置基于PCEP的SR-TE Policy路径了 首先我们可以现在PCE上看一下PE1到PE2路径计算结果，下面两张截图分别是IGP metric和TE metric计算出的路径， 参照拓扑图上的metric，和我们预期路径一致。 根据IGP metric计算结果：PE1-P1-P3-P4-PE2

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根据TE metric计算结果：PE1-P2-P4-P3-PE2

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在头端节点PE1上配置两个SR-TE Policy，p4基于igp计算，p5基于te计算

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配置完后检查policy状态color40，50 up。其余color 是前两次实验的policy可以不关注。

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测试

在PE2上配置40.1.1.6/32和50.1.1.6/32 两个IP， 在PE1上通过静态路由把去往40.1.1.6的流量引到color40，去往50.1.1.6的流量引到color50

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可以看到静态配置已经注入到路由表了。

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然后trace一下路径，和预期一致。

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补充

PCEP方式更符合当下SDN的理念，通过集中控制编排网络，简化了网络转发设备的配置。 PCE是通过PCEP消息创建转发路径，而不是直接下发配置到网络设备，所以PCE的故障会导致PCC路径失效。 因此PCE必须是至少2台的高可靠方式部署。 另外多厂商互通也是个问题。

下次我们在讨论SR-TE Police路径建立的约束条件。

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发布者：全栈程序员栈长，转载请注明出处：https://javaforall.cn/196295.html原文链接：https://javaforall.cn