vivado[Place 30-574] Poor placement for routing between an IO pin and BUFG解决

灯珑LoGin

发布于 2022-10-31 13:33:58

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发布于 2022-10-31 13:33:58

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在使用vivado来写时序电路时，出现了这个问题，原因是我没有使用板子上面自带的晶振，而使用了开关来模拟时钟，因此报了这个错误。

解决方案就是：

在xdc文件里面添加一行：

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk]

这里的clk是在模块里面那个clk

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原始发表：2021年4月26日2，如有侵权请联系 cloudcommunity@tencent.com 删除

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