Zynq-7010/7020开发板（双核ARM Cortex-A9+A7）软硬件规格资料
原创Zynq-7010/7020开发板（双核ARM Cortex-A9+A7）软硬件规格资料
原创
前 言
本文档主要介绍Zynq-7010/7020开发板的硬件接口资源以及设计注意事项等内容。
Zynq-7000处理器各BANK电压最高不超过3.45V，上拉电源电压一般不超过IO所在BANK供电电源的电压，当外接信号电平与IO电平不匹配时，中间需增加电平转换芯片或信号隔离芯片。按键或接口需考虑ESD设计，ESD器件选型时需注意结电容是否偏大，否则可能会影响到信号通信。
图 1 TLZ7x-EasyEVM-S硬件资源图解1
图 2 TLZ7x-EasyEVM-S硬件资源图解2
SOM-TLZ7x-S核心板
SOM-TLZ7x-S核心板板载CPU、ROM、RAM、USB PHY、晶振、电源、LED等硬件资源，并通过邮票孔连接方式引出IO。核心板硬件资源、引脚说明、电气特性、机械尺寸、底板设计注意事项等详细内容，请查阅《SOM-TLZ7x-S核心板硬件说明书》。
图 3 核心板硬件框图
图 4
图 5
电源接口
CON9为12V2A直流输入DC-417电源接口，可适配外径4.4mm、内径1.65mm电源插头。电源输入带有过流过压保护功能。SW9为电源摆动开关。
图 6
图 7
设计注意事项：
VDD_12V_BRD通过TLV62130ARGTR（DC-DC降压芯片）输出VDD_5V_MAIN电源供核心板使用，以及为USB OTG电路提供5V电源。
图 8
VDD_12V_BRD通过3路TLV62130ARGTR芯片分别输出VDD_3V3_MAIN、VDD_1V8_BRD和VDD_1V5_BRD电源，供底板外设使用。
为使VDD_3V3_MAIN、VDD_1V8_BRD和VDD_1V5_BRD满足系统上电时序要求，需使用核心板的PG2_EN3/PU/1V8引脚来控制三者的电源使能，使得底板VDD_3V3_MAIN和VDD_1V8_BRD和VDD_1V5_BRD电源晚于核心板电源上电，并且三者同时上电。
BANK 13、BANK 34、BANK 35供电可在评估底板灵活配置，可根据实际需要选择1.5V、1.8V、2.5V或3.3V供电，最高不得超过3.45V。同时为满足BANK电源的上电时序控制要求，推荐采用PG2_EN3/PU/1V8引脚控制各BANK电源的上电时序。
图 9
图 10
评估底板未提供2.5V电源输出，若PL端HR BANK配置为LVDS_25电平，则需向底板J1接口的第2、4、6引脚额外提供2.5V电源。
LED
评估底板板载5个LED，分别为LED1、LED2、LED3、LED4和LED5。
电源指示灯
LED5为12V电源指示灯，上电默认点亮。
图 11
图 12
用户指示灯
LED1为PS端用户可编程指示灯，通过PS端MIO9引脚控制。LED2、LED3和LED4为PL端用户可编程指示灯，通过PL端IO控制。用户指示灯均默认高电平点亮。
图 13
图 14
JTAG接口
CON2为JTAG仿真调试接口，采用14pin简易牛角座连接器，间距2.0mm，可适配创龙科技的TL-DLC10下载器。
图 15
图 16
设计注意事项：
- JTAG接口引脚从BANK 0引出，电平为3.3V。
- JTAG接口的第14引脚(JTAG_INIT)预留为CPU的PS_SRST_B引脚提供复位信号，由于PS_SRST_B引脚电平为1.8V，使用时需设计电平转换电路。如需JTAG接口为CPU的PS_SRST_B引脚提供复位信号，则需贴上R48电阻和U6芯片。
KEY
评估底板共有7个按键，包含1个POR复位按键(SW6)、1个PROGRAM按键(SW7)、1个RESET(SRST)复位按键(SW8)、4个用户输入按键(SW1、SW2、SW4、SW5)。
POR复位按键
SW6为评估板POR复位按键，控制VDD_5V_MAIN电源的使能引脚，实现对核心板上电复位功能。
图 17
图 18
设计注意事项：
PORn_I/PU/12V为VDD_5V_MAIN电源的使能输入引脚，已上拉100K电阻至12V电源，若无需使用时请保留R7上拉电阻。
图 19
PROGRAM按键
SW7为PROGRAM按键，直接控制CPU的PL端逻辑复位引脚PROGRAM_B。
图 20
图 21
设计注意事项：
PROGRAM_B引脚用于复位PL端逻辑。核心板内部已上拉4.7K电阻至3.3V电源，默认情况请悬空处理。
SRST复位按键
SW8为SRST复位按键，产生系统复位信号到CPU的PS_SRST_B引脚。
图 22
图 23
设计注意事项：
PS_SRST_B为CPU的系统复位输入引脚，核心板内部已上拉20K电阻至1.8V电源，默认情况请悬空处理。
用户输入按键
SW1(KEY1)为PS端用户输入按键，通过PS端MIO11引脚控制。SW2(KEY2)、SW4(KEY3)和SW5(KEY4)为PL端用户输入按键，通过PL端IO控制。
图 24
图 25
BOOT SET启动选择拨码开关
SW3为6bit启动方式选择拨码开关。常用启动模式有如下三种，启动选择拨码开关的ON为1，相反为0。
- JTAG模式：010101(1~6)
- SPI启动模式：100101(1~6)
- SD卡启动模式：101001(1~6)
图 26
图 27
设计注意事项：
BOOT SET配置电路需参照评估底板设计，特别是上下拉电阻的阻值必须参考评估底板所使用电阻参数进行选型。
串口
评估底板将PS端和PL端的调试串口引脚通过CP2105芯片引出至Micro USB接口上。PS端调试串口为CON5(USB TO UART)，PL端调试串口TX与RX引脚分别为F/D19/IO_L4P_T0_35/ADJ、F/D20/IO_L4N_T0_35/ADJ。
图 28
图 29
Micro SD接口
CON7为Micro SD卡接口，通过PS端SDIO0总线引出，采用4bit数据线模式。
图 30
图 31
设计注意事项：
由于SDIO0接口电平电压为1.8V，因此需通过TXS02612RTWR芯片将1.8V电平转换为与Micro SD卡兼容的3.3V电平。
需将TF座子外壳的SHIELD[1:4]接到数字地。
USB接口
CON3为USB 2.0 OTG接口，采用Micro USB连接器，其中USB PHY位于核心板上。
图 32
图 33
Ethernet接口
CON4为MIO RGMII0 ETH千兆网口。
CPU内部集成2个以太网控制器，最高支持2路RGMII千兆以太网。由于RGMII1与USB0 ULPI总线存在引脚复用关系，同时核心板USB PHY已使用USB0 ULPI总线，因此PS端通过MIO方式只能引出1路RGMII千兆网口，另外一路可通过EMIO的方式拓展。
图 34
图 35
设计注意事项：
- RGMII总线与收发器之间串联0R电阻，预留做阻抗匹配。
- 模拟电源与数字电源通过磁珠隔离。1.2V电源方案需满足500mA供电要求，且不能用于其他负载供电；推荐使用我司评估板DCDC(TLV62569DBVT)方案，避免使用LDO方案引起发热严重。
图 36
- XI、XO引脚接入25MHz无源晶振。为便于晶振起振，XI、XO之间可增加并联1MΩ电阻。如需使用25MHz有源晶振，可从XI引脚接入，XO引脚悬空处理。
- KSZ9031RNXIA芯片要求在供电稳定后，保持10ms后再拉高复位信号。上电复位由PORn_O/PU/3V3引脚信号控制实现，其已满足KSZ9031RNXIA上电复位时序要求，可参考评估底板方案进行设计。
图 37
CAMERA接口
J2、J3是由PL端IO引出两路拓展接口（默认作为摄像头专用接口，亦可定义为普通IO），采用2个90度2x 10pin排母，间距2.54mm。
图 38
图 39
CAN接口
CON6为CAN0接口，由PL端IO引出，采用3pin 3.81mm绿色端子。
图 40
图 41
拓展IO信号接口
CON8为欧式连接器，3x 16pin规格，间距2.54mm，包含PL端BANK 34的部分IO。
此拓展接口支持配套使用的模块有创龙科技的TL7123 VGA视频输出模块、TL7606多通道AD采集模块、TL-LCDPinBoard显示模块和TL-MultiiEthP多网口模块等。
图 42
图 43
J4为排针拓展接口，2x 17pin规格，间距2.54mm。主要包含PL端BANK 13、BANK 34、BANK 35的部分IO。
图 44
图 45
设计注意事项：
CON8、J4分别引出 F/U13/IO_L3P_T0_DQS_PUDC_B_34/PU/ADJ、D5/PS_MIO8_500/VMODE1/CAN1_TX/PU/3V3引脚，如需使用扩展接口中以上列出的引脚，需保证以上引脚在上电初始化过程中不受外接设备的影响，否则可能会导致核心板功能异常。
原创声明：本文系作者授权腾讯云开发者社区发表，未经许可，不得转载。
如有侵权，请联系 cloudcommunity@tencent.com 删除。
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