Verilog hdl与VHDL混用详解

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Verilog hdl与VHDL混用详解

1.概述

由于在FPGA开发过程中，多人合作时可能遇到有人使用verilog hdl，有人遇到VHDL的情况，这就涉及到了verilog hdl与VHDL的相互调用。

本文就是介绍verilog hdl与VHDL混合使用的方法，比给出示例。包括两个方面：

1）Verilog hdl调用VHDL代码；

2）VHDL调用veriolg hdl代码。

2.Verilog hdl调用VHDL

Verilog hdl调用VHDL很简单，只需要把VHDL的实体（entity）当成一个verilog模块（module）即可按verilog的格式调用。例程如下：

2.1 被调用VHDL模块的实体

Verilog hdl与VHDL混用详解

2.2 Verilog hdl的调用情况

Verilog hdl与VHDL混用详解

3. VHDL调用verilog hdl

VHDL调用verilog hdl相对比较麻烦，需要先将verilog的模块（module）做成VHDL的元件（component），再进行调用。例如下面的例子：

3.1 被调用verilog hdl模块

Verilog hdl与VHDL混用详解

3.2 模块元件化：

Verilog hdl与VHDL混用详解

3.3 元件例化

Verilog hdl与VHDL混用详解

4. 总结

总的来说，verilog与VHDL的混用也就是相互调用的方式，就是将对方当成自己的模块，然后按自己本身的语法来调用即可。即：

1. Verilog调用VHDL是将VHDL的实体（entity）当成verilog中的模块（module）来调用；
2. VHDL调用verilog是将verilog的模块(module)当成VHDL中的实体（entity）来调用，先元件化，再例化。

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