verilog和vhdl区别大吗_verilog hdl和vhdl的区别

大家好，又见面了，我是你们的朋友全栈君。

这两种语言都是用于数字电路系统设计的硬件描述语言，而且都已经是IEEE的标准。 VHDL1987年成为标准，而Verilog是1995年才成为标准的。这是因为VHDL是美国军方组织开发的，而Verilog是由一个公司的私有财产转化而来。为什么Verilog能成为IEEE标准呢？它一定有其独特的优越性才行，所以说Verilog有更强的生命力

这两者有其共同的特点：

1. 能形式化地抽象表示电路的行为和结构；
2. 支持逻辑设计中层次与范围地描述；
3. 可借用高级语言地精巧结构来简化电路行为和结构；
4. 支持电路描述由高层到低层的综合转换；
5. 硬件描述和实现工艺无关。

但是两者也各有特点。 Verilog推出已经有20年了，拥有广泛的设计群体，成熟的资源，且Verilog容易掌握，只要有C语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在1个月左右掌握这种语言。而VHDL设计相对要难一点，这个是因为VHDL不是很直观，一般认为至少要半年以上的专业培训才能掌握。

近10年来， EDA界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用Verilog和VHDL的比率是80％和20％；日本与中国台湾和美国差不多；而在欧洲VHDL发展的比较好；在中国很多集成电路设计公司都采用Verilog。

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