SVA断言学习|02. 并发断言和即时断言

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并发断言和即时断言

SVA中定义了两种断言，即并发断言和即时断言。

并发断言：

1. 基于时钟周期。并发断言根据时钟的上升沿/下降沿进行的。(看到clk 基本就是并发断言了)
2. 采样和计算不是在同一个时钟周期，采样在预备阶段，计算在观察阶段（三个阶段上一篇有讲哦）。意味着，前一个上升沿/下降沿采样，下一个上升沿/下降沿才会进行计算并断言,延迟一个时钟周期。
3. 可以放到过程块，模块，接口或者程序（program）中；
4. 可以在静态验证（形式的）和动态验证（模拟）工具中使用；

举个小栗子：

assert property （（@posedge clk） a && b）

即时断言：

1. 和时序无关，即不会用到时钟；
2. 立即被求值；
3. 必须放到过程块中，和其他过程块类似，只是多了assert关键词；
4. 只能用于动态模拟

always_comb
  begin
    a_ia: assert (a && b);
  end

当信号a或者b发生变化时，always块被触发，断言执行。

区分：

也没有很复杂，稍加区分即可。并发断言需要用到property,clk, 即时断言用always，和Verilog当中的程序块，不能说很像，简直一模一样。验证的日常工作中，并发断言出现的机会更多。

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