台积电3nm工艺细节曝光，3nm良率或高达80%！

2023年1月3日消息，据Semiwiki报道，台积电在 2022 年 IEDM 上发表了两篇关于 3nm 的论文：“关键工艺特性可实现3nm CMOS及更高技术的激进接触栅极间距缩放”和“3nm CMOS FinFlex为移动SOC和高性能计算应用提供增强的能效和性能的平台技术”。

Semiwiki的编辑表示，第一篇论文描述了台积电的 N3 工艺，第二篇论文描述了台积电 N3E 工艺，这在第二次演讲中得到了演讲者的证实。

另据Business Next的报道，目前台积电的3nm良率可能高达75%至80%。

台积电N3

在第一篇论文中，台积电公开了45nm的接触栅极间距（Contacted Gate Pitch，CPP）。CPP 由栅极长度 （Lg）、接触间隔厚度 （Tsp） 和接触宽度 （Wc） 组成，如图 1 所示。

△图1，CPP

从图 1 中，我们可以看到台积电通过减少构成 CPP 的所有三个元素来减少每个新节点的 CPP。逻辑设计是通过使用标准单元完成的，CPP 是标准单元宽度的主要驱动因素，因此缩小 CPP 是提高新节点密度的关键部分。

最小 Lg 是通道栅极控制的函数，例如，从通道厚度不受约束的单栅极平面器件转变为具有 3 个栅极围绕薄通道的 FinFET，从而实现较短的 Lg。图 2 说明了多个台积电节点的 DIBL 与 Lg 对比，以及优化鳍片如何降低当前工作的 DIBL。

△图2，DIBL 与 Lg。

收缩CPP的第二个因素是Tsp厚度。降低Tsp会增加寄生电容，除非对垫片进行优化以降低k值。图3显示了台积电对低k间隔物与气隙间隔物的研究。台积电发现，低k间隔物是扩大CPP的最佳解决方案。

△图 3，与栅极间隔物的接触。

CPP的最后一个要素是接触宽度。在这项工作中，台积电开发了一种优化的自对准接触（SAC）方案，该方案提供了较低的接触电阻。图4的左侧显示了SAC，右侧显示了电阻的改善。

△图4，自对准触点

这项工作使N3工艺具有0.0199μm²的高密度SRAM尺寸。随着台积电推进其2nm工艺，这项工作也很重要。在2nm处，台积电将转向一种称为水平纳米片（HNS）的环绕栅极（GAA）架构，HNS可实现更短的Lg（4个栅极，而不是围绕薄栅极的3个栅极），但Wc和Tsp仍需要优化。

台积电N3E

台积电将N3E工艺描述为N3的增强版本，有趣的是，N3E被认为实现了与N3相比更宽松的间距，例如CPP，M0和M1都被认为出于性能和良率的原因而被放松。关于台积电N3以及是否准时，有不同的故事。Semiwiki的编辑认为，N5在2019年开始进入风险，到2020年圣诞节，苹果iPhone已经配备了N5芯片。N3 在 2021 年进入风险开始，iPhone 要到明年才会推出 N3 芯片。这个过程至少晚了 6 个月。在本文中，高密度SRAM单元尺寸为0.021μm²被披露。大于 0.0199 μm² 的 N3 SRAM 单元。N3的良率通常被描述为良好，其中提到了良率在60%至80%。

本文讨论此过程有两个主要特征：

• FinFlex
• 最小金属间距为 23 纳米，铜互连采用“创新”衬里以实现低电阻

FinFlex 是一种混合和匹配策略，具有双高度cell，可以是顶部 2 鳍cell，底部 1 鳍cell以获得最大密度，2 鳍cell超过 2 鳍cell作为中等性能和密度，以及 3 鳍超过 2 个鳍状的cell可实现最佳性能。这为设计人员提供了很大的灵活性来优化他们的电路。

图 5 说明了各种 FinFlex 配置，图 6 将每种配置的规格与 5nm 的标准 2 over 2 鳍式cell进行了比较。

△图 5，FinFlex cell

△图6，3nm FinFlex性能与 5nm的比较。

上图是大约 550 欧姆的 15 级金属堆栈的通孔电阻分布。在当前的工艺中，电源通过金属堆栈的顶部进入，并且必须通过通孔链向下到达设备，电源线中的电阻为550欧姆。这就是为什么英特尔、三星和台积电都宣布了其 2nm 级工艺采用背面供电。通过极端的晶圆减薄，从背面引入电源的过孔应该会使通孔电阻提高>10倍。

比较

作为读者，您可能会遇到的一个问题是，台积电3nm工艺与三星的3nm工艺相比如何。台积电仍在使用FinFET技术，而三星已经过渡到GAA——他们称之为多桥HNS。

根据计算，在5nm工艺节点，台积电最密集的逻辑单元密度是三星最密集逻辑单元密度的1.30倍。如果您查看图 6 中的台积电密度值，2-2 鳍式单元的密度比 5nm 中的 2-2 个鳍式单元密度高 1.39 倍，而 2-1 单元的密度提高了 1.56 倍。三星有两个版本的3nm，SF3E（3GAE）版本比5nm密度高1.19倍，SF3（3GAP）版本密度比5nm高1.35倍，进一步落后于台积电行业领先的密度。我也相信台积电在3nm上具有更好的性能和稍好的功率，尽管三星可能由于HNS工艺而缩小了功率差距。

台积电3nm良率或高达80%

在三星宣布量产3nm GAA工艺半年之后，2022年12月29日，晶圆代工龙头台积电正式在南部科学园区晶圆18 厂新建工程基地举行了3nm（N3）量产暨扩厂典礼，宣布其3nm正式量产。但是台积电并未公布其3nm的良率，仅表示目前其3nm良率与5nm量产同期相当。

根据接受Business Next采访的专门从事半导体的分析师和专家估计，目前台积电的3nm良率可能低至60%至70%，也可能高达75%至80%，这对于刚刚量产的3nm工艺来说是相当不错的。与此同时，金融分析师Dan Nystedt也在推特上表示，台积电目前的3nm良率与5nm良率在其上升初期相似，据媒体报道，其良率可能高达80%。

相比之下，此前的报道显示，三星晶圆代工业务在早期阶段的3nm（3GAE）的良率则只有10%到20%不等，并且没有明显改善。当然，三星的3nm是基于全新的GAA架构，而台积电则依然是基于FinFet技术，相比之下前者难度更高。

虽然估计差异很大，但台积电目前的N3良率有几点需要注意。首先，我们不知道这个数据是否计算的是通过台积电Fab 18的商用晶圆的良率，或者计算包含台积电客户各种IP的商用和测试晶圆的良率。其次，除了台积电及其客户之外，目前没有人知道商用或测试晶圆的确切良率。第三，如果我们只考虑商用晶圆，目前台积电的N3用于为早期采用者进行非常有限的设计，尽管这是基于市场传闻。

需要指出的是，台积电倾向于根据苹果公司（其最大的客户和前沿节点的阿尔法客户）的要求来开发其领先的生产技术，并且苹果根据台积电的能力量身定制其设计，因此初始良率可能高达80%也就不足为奇了。爆料显示，A17 Bionic以及苹果M2 Pro和M2 Max等芯片都是采用台积电3nm工艺。但是，对于为大众市场产品提供代工服务的3nm初始良率来说，60%的良率可能并不高。

台积电表示，其3nm制程技术性能、功耗及面积(PPA) 及晶体管体技术为业界最先进半导体逻辑制程技术，是继5nm(N5) 制程后另一个全新世代制程。相较N5 制程，3nm逻辑密度增加约60%，或相同速度下功耗降低30%~35%，并支持创新的TSMC FINFLEXTM 架构。

无论如何，由于台积电商业生产的N3设计数量有限（预计它几乎不超过三个IC），并且与产量相关的数据是代工厂及其客户妥善保管的商业秘密，外界无法对台积电N3的实际良率有多高或多低做出任何判断。

事实上，出于同样的原因，也很难将台积电的N3产量与三星代工早期阶段的3GAE产量进行比较。

此外，苹果可能是唯一一家采用台积电N3制程技术的公司，因为其他客户可能将使用具有进一步改良后的N3E。同时，早期的N3良率可能不适用于N3E（及其N3技术系列的其他节点），这种工艺技术实际上是整个行业应该关心的事情，因为它将被广泛使用。

现代半导体生产技术包含数千个工艺步骤，取决于材料、使用的晶圆厂设备工具、工艺配方和许多其他因素。因此，可能有数千种方法可以提高或降低产量，这就是为什么对一个因素如何影响其他因素有非常深刻的了解很重要的原因。由于台积电的N3（N3B），N3E，N3S，N3P和N3X是非常不同的制造技术，早期的N3的高良率对于其他N3系列节点是好兆头，但它们并不能保证其他节点会同样成功（或不成功）。

编辑：芯智讯-浪客剑 资料来源：Semiwiki、Business Next

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