一文带你搞定高速电路设计

为了方便初次接触高速信号的朋友们能快速入门，并应用到实际的电路设计中。作者特地整理了高速电路设计中常见的一些知识点，具有较强的工程性、实用性，能直接应用到嵌入式硬件、手机等设计中。（有关详细的知识点，持续关注信号完整性基础的更新吧）

01

高速信号定义

（1）方波的傅里叶变换：周期信号可以分解为一系列余弦信号的叠加。波形边沿越陡峭，谐波分量频率越高。

反射的影响：反射会带来过冲、振铃、回沟等一系列现象，容易造成器件失效、逻辑判断出错、EMI等问题。

图1：方波的傅里叶变换

（2）什么时候需要考虑反射：只有当走线的长度达到高速信号定义时需要考虑反射（信号边沿小于4~6倍的走线时延）。如果走线很短，产生的反射会被掩盖在边沿之中。

如下图边沿时间为0.1ns和0.3ns的信号在60mil和300mil走线不连续情况下的仿真结果。

图2、3 ADS仿真：不同边沿和走线长度对信号的影响

02

传输线阻抗和反射

（1）传输线：有信号回流的信号线，PCB常见微带线、带状线、共面波导，同轴线，双绞线。

图4 ：传输线示意图

信号在传输过程中每达到一个点，该处信号线和参考平面就会形成电场，进而产生瞬间的小电流，这样在信号传输的过程中，传输线的每一点都会等效成一个电阻，这就是传输线的特性阻抗。

简化公式：Z ≈sqrt(𝐿/C)

图5 ：传输线等效模型

（3）信号在传输线传播的过程中遇到阻抗不连续时造成部分信号回弹的现象，称之为反射。

反射的影响：反射会带来过冲、振铃、回沟等一系列现象，容易造成器件失效、逻辑判断出错、EMI等问题。

图6 ：信号完整性问题示意图

（4）反射系数：反射信号与入射信号的比值，反射系数为正，则该反射为正反射。反射系数为负，该反射为负反射。

公式：𝝆=𝑽_𝒓𝒆𝒇𝒍/𝑽_𝒊𝒏𝒄 =(𝒁_𝟏−𝒁_𝟎)/(𝒁_𝟏+𝒁_𝟎 )

图7、8 ADS仿真：正反射和负反射

（5）为了避免反射问题的出现，需要保证正确的阻抗匹配，阻抗匹配主要分为两个方面：

A、保证走线阻抗的连续性；

B、有正确的端接方式和端接电阻。

a、串联端接：通常添加在源端，应使端接电阻与芯片输出内阻之和等于传输线的阻抗。适用于点对点的单向信号传输。

b、并联端接：添加在末端，端接的阻抗值应与传输线阻抗相等。

c、RC端接：在并联端接的基础上串联一颗电容，相对于并联端接，有助于减小直流功耗。

d、戴维南端接：通过两个电阻来吸收反射，相比并联反馈高低电平更加均衡。

图9：四种常见的端接方式

（6）举例1：传输过程中任何不均匀都会导致阻抗不连续，从而产生反射，比如线宽变化、过孔、连接器、走线分支等。实际设计中，对于高速走线需要尽量减少过孔数量、同一层尽量保证走线宽度一致、减少走线分支。

图10：走线不均匀举例

（7）举例2：在SD卡和eMMC的设计中，CLK信号通常会在源端串联一颗匹配电阻（典型的源端串联匹配+末端全反射模型）。左图是在匹配电阻位置测的波形，右图是卡座pin点测试的波形。两个都是对应位置的正常波形，但对于单向传输的高速信号，我们只需要关注接收端的波形质量即可。

图11：SD卡CLK信号源端和接收端波形对比

03

损耗和眼图

（1）趋肤效应：当导体中有交流电或者交变电磁场时，导体内部的电流分布不均匀，电流集中在导体的“皮肤”部

分，也就是说电流集中在导体外表的薄层，越靠近导体表面，电流密度越大，导体内部实际上电流较小。结果使

导体的电阻增加，使它的损耗功率也增加。

导体表面粗糙度也会进一步影响到趋肤效应。

图12：不同粗糙度铜箔对比

（2）介质损耗：通常表现在漏电流和偶极子重取向带来的损耗。

A、漏电流：非理想电介质的带电粒子运动产生的电流；

B、偶极子重取向：在电场作用下，偶极子将沿着电场方向重排列，运动的过程需要克服分子热运动，因此造成损耗；

图13：趋肤效应和介质损耗对比

（3）眼图：是利用示波器的余晖功能，按照一定规律捕获3bit数字信号波形进行叠加所生成的一种类似于眼状的图形。

眼图能反馈出信号的幅度、边沿、噪声等信息，通常一个好的眼图，可以代表信号整体有一个较好的品质

图14、15：眼图示意图

（4）高速信号走线路径的电阻电容会对眼图质量造成巨大的影响。

图16：增加电阻和电容对眼图的影响

（5）前面已经介绍过，信号传输线表现出来的是低通滤波特性，传输过程中信号的高频成分衰减大，低频成分衰减少。信号频率的高低主要是由信号电平变化的速度决定的，所以信号的高频分量主要出现在信号的上升沿和下降沿处。

A、预加重：是在传输线的始端增强信号的高频成分，以补偿高频分量在传输过程中的过大衰减。

B、去加重：保持信号上升沿和下降沿处的幅度不变，其他地方信号减弱

图17：预加重和去加重示意图

04

串扰

（1）相邻走线之间由于存在感性和容性耦合，因此当电压发生变化的时候就会有电流耦合到临近导体，此为串扰产生的原理。

（2）影响串扰的因素：平行走线长度、边沿时间、介质、间距、阻抗、反射等。

（3）减小串扰带来的影响：基础的3W原则（通常要求串扰值在信号的5%以内），实际设计中需严格参照平台要求。对于高速、敏感信号最好做到立体包地。

图18：近端和远端串扰动态示意图

05

PCB设计实例

最后，给大家总结一下PCB设计中常见规则吧，主要包括高速信号走线、过孔、叠层设计以及PDN。希望大家能利用到实际设计中吧。

END

本期《一文带你搞定高速电路设计》就讲解到这，欢迎评论区留言