使用C、C++编写可执行文件,首先要把源文件编译成中间代码文件,Linux下是.o文件,即Object File,这个动作叫做编译(complie)。 然后再把大量的Object File合成执行文件,这个动作叫链接(link)。
一个项目会拥有成百上千个源程序文件,再使用G++ or GCC会很麻烦。于是Makefile闪亮登场。
Makefile确定整个工程的编译规则,只需要一个make命令,就可以实现“自动化编译”。 make是一个解释Makefile中指令的命令工具,一般来说,大多数的IDE都有这个命令,比如:Delphi的make,Visual C++的nmake,Linux下的GNU的make。
通常在一个项目中,我们的规则是:
只要我们的Makefile写的够好,我们只用一个make命令就可以完成,make命令会自动智能地根据当前文件的修改情况来确定哪些文件需要重新编译,从而自己编译需要的文件和链接生成可执行文件。
Makefile的规则:
target … :prerequisites… command … …
这是一个文件依赖关系,也就是说,target这一个或多个的目标文件依赖于prerequisites中的文件,其生成规则定义要在command中。说白一点,prerequisites中如果有一个以上的文件比target文件要新的话,command所定义的命令就会被执行。 这就是Makefile的规则,也就是Makefile中最核心的内容。
示例:
test_demo:test01.o test02.o main.o
gcc -o test_demo test01.o test02.o main.o
test01.o:test01.h test01.c
gcc -c test01.c
test02.o:test02.h test02.c
gcc -c test02.c
main.o: test01.h test01.c test02.h test02.c main.c
gcc -c test01.c test02.c main.c
clean:
rm test_demo test01.o test02.o main.o
一个Makefile中我们发现经常会有重复的内容,例如上面示例中的:
test01.o test02.o main.o
如果我们需要再加入一个新的.o文件,那么好几个地方都需要修改,可能会忘记并导致编译失败。 所以,为了makefile的易维护,在makefile中我们可以使用变量。makefile的变量也就是一个字符串。可以理解为C语言中的宏。
变量定义:
objects = test01.o test02.o main.o # 使用Shell script的语法
示例:
objects = test01.o test02.o main.o
test_demo: $(objects)
gcc -o test_demo $(objects)
test01.o:test01.h test01.c
gcc -c test01.c
test02.o:test02.h test02.c
gcc -c test02.c
main.o: test01.h test01.c test02.h test02.c main.c
gcc -c test01.c test02.c main.c
clean:
rm $(objects) test_demo
make很强大, 它可以自动推导文件以及文件依赖关系后面的命令,于是我们就没必要去在每一个.o文件后写上类似的命令,因为make会自动识别,自己推导命令。
只要make看到一个.o文件,它就会自动地把.c文件加在依赖关系中,如果make找到一个test01.o,那么test01.c就是它的依赖文件。并且gcc -c test01.c也会被推导出来。
示例:
objects = test01.o test02.o main.o
test_demo: $(objects)
gcc -o test_demo $(objects)
test01.o:test01.h
test02.o:test02.h
main.o: test01.h test02.h
clean:
rm $(objects) test_demo
还可以再简洁些
objects = test01.o test02.o main.o
test_demo: $(objects)
gcc -o test_demo $(objects)
$(objects):test01.h test02.h
clean:
rm $(objects) test_demo