High-NA EUV光刻的挑战与应对方案！

半导体技术的未来通常是通过光刻设备的镜头来看待的，尽管几乎永远存在着极具挑战性的技术问题，但光刻设备仍能为未来的工艺节点提供更好的分辨率。

多年来，光刻被视为持续扩大器件制造规模重要瓶颈因素，受到影响晶圆厂吞吐量的多次延迟的困扰，这些延迟一直持续到7nm工艺节点。自那以后，这些问题已经得到解决，但一系列新的问题以及一些重要的改进即将出现。

来自设计、光刻、测试和测量以及封装社区的行业专家聚集在今年的SEMICON West和DAC上，讨论极紫外（EUV）和即将推出的高数值孔径EUV（High-NA EUV）的产品路线图，包括最新的研发工作，以及推进光刻技术创新和缩放密度的障碍。讨论领域包括提高功率和工艺效率，增强计量技术，以及探索新的解决方案，如曲线掩模和光刻胶的新化学物质。然而，在这些进步中，始终专注于实现更高的产量、更高的吞吐量和更低的每芯片成本。

High-NA EUV

今年的大部分讨论都集中在EUV的下一步发展以及High-NA EUV的时间表和技术要求上。ASML战略营销高级总监Michael Lercel表示，目标是提高EUV的能源效率，以及他们下一代High-NA EUV工具的开发状况。

Lercel说：“EUV工具不是最节能的，但我们正在尽一切努力提高能源效率和工具本身，从而显著提高制造每片晶圆所需的能量。”他强调了数值孔径（NA）在这些工具发展中的作用。虽然每次曝光的总能量使用量远高于193nm光刻机，但支持更高密度器件的单一图案化的能力意味着需要更少的曝光。这反过来又减少了总的能量输出和循环时间。

目前High-NA将从0.33增加到0.55，将分辨率从约26至30nm间距提高到16nm间距。通过增加数值孔径，分辨率提高了，但光学器件必须变得更大。这就需要一台更大的机器，这带来了额外的好处。更大的工具设计用于更好的可维护性，以保持高生产力水平，并缩短维修后恢复生产的时间。新的High-NA系统也更加模块化，使服务团队更容易更换单个模块。

Lercel透露，第一个完全组装好的系统已经建成，但由于没有最终的光学器件，目前尚未投入使用。他预计这些系统将在今年晚些时候首次曝光。

他说：“我们预计0.55 NA的插入量将在未来几年内出现，预计客户将在2025年前开始生产。”（见图1）。“在那之后，我们正在探索具有0.75数值孔径的超大NA，我们预计这将在大约十年后出现。”

图1:ASML预计0.55将在四年内投产，0.75 Hyper EUV将在大约十年内投产。资料来源：ASML/SEMICON West

电子束计量

使用较高的NA进行曝光意味着光以较小的角度（即入射角）照射到芯片上。因此，晶圆上特征的垂直结构或“纵横比”变得更难以准确观察和测量。应用材料公司高级主管Ofer Adan讨论了需要更先进的计量工具来支持High-NA工艺。在2nm节点及以上，利用传统电子束技术的成像能力，缺陷变得更加难以检测。

Ofer Adan指出，冷场发射（CFE）技术的最新发展是满足High-NA计量需求的一种可能解决方案。CFE是一种在较低温度下工作的电子束源，与传统的热离子源相比，它具有几个优点，包括提高了空间分辨率、更好的光束稳定性和减少了球面像差。CFE在室温下工作，与传统的热场发射（TFE）技术相比，产生更窄、更高能量的电子束，产生更高的分辨率和更快的成像速度（见图2）。这项技术的更高亮度有助于提供更高分辨率的成像和测量，但较小的光斑尺寸意味着吞吐量会受到显著影响。

Ofer Adan说：“CFE有一条热场曲线，这是成像速度和分辨率之间的权衡。”。“您可以降低分辨率并获得更快的吞吐量，也可以保持相同的速度并获得更高的分辨率。CFE的速度是TFE的10倍。”

图2:CFE在与TFE相同的分辨率下提供了10倍的快速成像。资料来源：应用材料/SSEMICON West。

直到最近，CFE的使用一直局限于实验室环境，因为电子束柱的稳定性不足以满足大批量半导体制造的严格要求。阿丹提到了解决稳定性挑战的两项创新。一种是柱内的极端超高真空，另一种是循环自清洁过程，可连续去除CFE源中的污染物，实现稳定和可重复的性能。

High-NA的新工艺技术

东京电子（TEL）蚀刻业务部门主管Angélique Raley指出了影响EUV未来的两个重要趋势。第一个是从2D结构到3D结构的转变，特别是从FinFET到环绕栅极（GAA）器件的转变，这显著影响了芯片制造所需的工艺。第二个是围绕EUV的连续临界标度，特别是当它涉及将金属间距降低到低至12nm时。

Raley说：“随着我们从GAA转向堆叠沟道FET（CFET），我们面临着更高的纵横比要求。”。“这一发展再次强调了高度可控的各向同性和定向蚀刻工艺的重要性。”

栅极环绕（GAA）器件将由涉及多层的外延（epi）沉积定义，要求对该沉积过程进行完美的控制。半导体制造商将需要设计出高度可控的各向同性蚀刻，这种蚀刻可以选择性地在所有方向上同时蚀刻材料。

等离子体蚀刻仍然是必不可少的，特别是对于高纵横比蚀刻。例如，接触蚀刻是一种复杂的氧化物蚀刻工艺，需要高度的控制。

随着High-NA EUV的引入，制造商将不得不决定是使用化学放大抗蚀剂还是基于金属氧化物的抗蚀剂。这种转变，再加上聚焦深度的减小，将需要更薄的抗蚀剂，因此需要对蚀刻进行高度精确的工艺控制。更薄的光刻胶也意味着更广泛地使用硬掩模，因为光刻胶本身在蚀刻化学中侵蚀得更快。

干式抗蚀剂

具有High-NA的抗蚀剂问题的一种解决方案是干式抗蚀剂。泛林集团（Lam Research）的EUV干抗蚀剂营销高级总监Benjamin Eynon表示，与传统的化学放大（CAR）光刻胶工艺相比，干抗蚀胶使用气体前驱体工艺，包括干抗蚀材料和干显影工艺。它的分子大小比CAR小六倍，可以打印出更精细的细节（见图3）。它还通过消除液体简化了工艺，降低了图案塌陷的可能性。Eynon指出，干式抗蚀剂还可以将废物减少5到10倍，使其成为更环保的选择。

图3：干式光刻胶成像可以形成16nm和13nm的线和空间，线宽粗糙度为3nm。资料来源：Lam Research/SEMICON West

Eynon说：“干抗蚀剂能以更少的浪费产生更一致、更可预测的结构。”。“我们在High-NA方面也有分辨率优势，CAR在35nm间距以下很吃力，我们看到了远低于35nm间距的更好结果。”

他解释说，使用干式抗蚀剂改变抗蚀剂厚度比使用传统CAR要简单得多。“过去，如果我必须向抗蚀剂供应商索要一种旋转更薄的抗蚀剂，我必须等待六个月才能进行所有测试。现在我们可以更改配方并将其放下。”

干抗蚀剂在加工窗口和缺陷率方面具有优势，这是可以忽略的，但仍有一些障碍需要克服。降低High-NA的剂量会导致粗糙度增加，因此需要做更多的工作来平衡剂量减少与其他因素，如线宽粗糙度（LWR）。

imec高级图案化、工艺和材料高级副总裁Steven Sheer也强调了干抗蚀剂相对于CAR在High-NA提供的较小间距下进行线和空间成像的局限性的优势。但他补充说，还需要进一步的研究来减少剂量并提高缺陷率。EUV扫描仪上较低的剂量与较高的吞吐量相关。

Imec目前正在比利时鲁汶ASML的校园内建造一个High-NA实验室和试验线。该项目将于2024年上半年开放，合作研究、测试和开发High-NA EUV光刻的工具和工艺。

Sheer说：“High-NA EUV更多的是一种进化，而不是一场革命。”。“我们必须压缩时间尺度，在大约两年内生产出这些新技术。”Sheer预计，High-NA的理想插入点将是14埃（1.4纳米）的节点。

High-NA EUV的另一个挑战涉及计量，特别是在极薄材料的成像方面。Sheer列举了在CD SEM中测量弱信号返回的困难。优化着陆能量、不同材料和用于去噪、对比度提取或自动缺陷分类的机器学习算法被认为是潜在的解决方案。

光罩创新是Sheer认为High-NA EUV进化过程的另一个关键领域。

Sheer说：“就掩模和成像而言，重要的一点是我们探索低n掩模（low-n masks），以提高整体对比度。”。“当你开始达到24nm或更低的间距时，除非你真的实现了低n掩模，否则你就会开始失去对比度。所以我们认为这是一项需要开发的重要技术。”

曲线掩模，曲线设计

三十年来，半导体掩模技术基本保持不变，在可变成型机上进行掩模制作，将可变元件限制在45度角。随着功能的缩小和变得更加复杂，电子束和多束掩模写入器在设计上提供了灵活性。现在，几乎100%的口罩都是使用多波束技术制作的，这为在High-NA系统上进行更复杂、更高效的设计带来了新的机会。

在DAC的一次小组演讲中，D2S首席执行官藤村明讨论了曲线制造的出现，这种制造现在是可能的，并因其在提高产量、减小芯片尺寸、减少功耗以及提高性能和可靠性方面的潜力而引起人们的兴趣。

藤村说：“任何形状现在都可以在相同的时间内以相同的精度投影。”。“掩模寿命不再是你试图呈现的形状的函数，因此，无论你投影的形状如何，掩模成本都是恒定的。”

High-NA EUV的一个关键目标是降低复杂性，减少晶圆制造的总体周转时间和成本，而曲线掩模有望在这些领域取得显著改善。

Perceive首席执行官Steve Teig展示了弯曲设计如何将芯片设计中的过孔数量减少50%，将布线减少30%，并将制造成本减少30%（见图4）。他说：“减少过孔的数量可以比你想象的减少导线长度。”。“可以极大地减少过孔的数量，使芯片更小、更快、更便宜、层数更少。这就是弯曲布线的前景。”

图4:Perceive的Teig在DAC 2023的Curvy设计小组上解释了为什么过孔不是你的朋友。资料来源：半导体工程/苏珊·兰博

曲线设计也解决了低节点的许多随机问题。Teig将目前的光刻工艺比作向目标发射弓箭，瞄准外侧边缘而不是靶心。他说：“如果你打印的是香肠形的金属丝，而不是方形的，你可以瞄准中心，随机性和线条边缘粗糙度问题就会变得小得多。”。

变异带来了另一个挑战。Fujimura补充道：“在晶圆上实际生产90度角是不可能的。”。“我们知道这一点，但这就是我们的设计，所以我们试图尽可能接近。制造业中最重要的是变化——不仅你想在平均值上得到正确的结果，而且你想让平均值的标准偏差尽可能小。”

PDF Solutions总裁兼首席执行官John Kibarian强调，曲线设计有望带来创新的未来，尤其是在集成领域，从系统设计到原子重排。它的独特优势，如在保持孔隙度和稳定性的同时降低轨道高度，对未来的缩放至关重要。

然而，向曲线制造的转变并非没有挑战。这种创新设计方法的广泛采用需要对电子设计自动化（EDA）软件、组织动力学以及测试和测量协议进行重大变革。然而，曲线设计为半导体制造提供的提高产量、减小芯片尺寸、降低功耗以及增强性能和可靠性的承诺远远超过了这些障碍。

Kibarian说：“未来将更多地是作为集成商的创新。”。“如果你看看我们的行业所说的未来十年将需要什么，那就是从系统设计到光刻、计量，再到能够改进工艺的新材料的上下集成。任何能让你在保持稳定性的同时缩小尺寸、降低功率和降低成本的东西都会进入工艺，这是最有力的方法之一曲线设计带来的巨大好处。”

结论

光刻技术的发展是半导体规模化的基石，使电路图案能够持续小型化，并相应提高电路密度和性能。随着更节能的EUV工具的引入，高数值孔径工具的发展，以及提高分辨率和控制尺寸的整体集成创新方法，光刻技术的未来看起来很有希望。

虽然今天的行业在将新材料集成到生态系统中方面取得了一些成功，但High-NA器件所提供的场尺寸的减小给抗蚀剂、计量、掩模制造和工艺控制带来了新的挑战。如果说过去的40年证明了什么，那就是这个行业总能找到前进的道路。

编辑：芯智讯-浪客剑 编译自：semiengineering