全志V85X系列芯片PCB设计需要注意些什么?
全志V85X （包括V853、V853S、V851S、V851SE等）是一颗面向智能视觉领域推出的新一代高性能、低功耗的处理器SOC，可广泛用于智能门锁、智能考勤门禁、网络摄像头、行车记录仪、智能台灯等智能化升级相关行业。V85X 集成ARM Cortex-A7和RISC-V E907 双CPU，内置最大 1T 算力 NPU，使用全志自研 Smart 视频引擎，最大支持5M@25fps H.265编码和5M@25fps H.264编解码，同时集成高性能 ISP 图像处理器，可为客户提供专业级图像质量。V85X 还支持 16-bit DDR3/DDR3L，满足各类产品高带宽需求；支持 4lane MIPI-CSI/DVP/MIPI-DSI/RGB 等丰富的专用视频输入输出接口，满足各类AI视觉产品需求；采用先进的22nm工艺，具有更优的功耗和更小的芯片面积。
那么，在基于全志V85X芯片设计PCB的时候，需要注意什么呢？
大家可以根据下面的表格进行OCB设计的自查。
其中各条注意事项也包括“必须遵守”和“建议”两个级别。顾名思义，必须遵守就是一定要按照我们的建议设计，不然会出问题。建议级别则是可选项，最好按照我们给出的建议进行设计。
模块 | 序号 | 检查内容 | 符合度 |
|---|---|---|---|
封装 | 1 | 全志提供的主控以及配套PMU和WiFi封装是否有更改 | 必须遵守 |
布局 | 1 | 主控需远离发热源（PMU/LDO/DCDC)，板子发热源需分散。 | 建议 |
2 | 对温度比较敏感的器件，需远离发热源，如显示屏远离SOC和PMU。 | 必须遵守 | |
3 | 所有模块的CLK串接电阻（SDC0-CLK/CARD-CLK/LCD-CLK）靠近主控摆放，串阻与主控CLK连接走线距离≤300mil。 | 建议 | |
4 | WiFi模组尽量靠近天线或天线接口。远离电源、DDR、LCD电路、摄像头、马达、SPEAKER等易产生干扰的模块。 | 建议 | |
SOC | 1 | BGA 焊盘采用十字形连接，不要与GND铜箔全连接，焊接时防止散热过快，导致虚焊。电源 ball 除外。 | 建议 |
2 | 晶振尽量靠近IC摆放，使DCXO-XOUT/DCXO-XIN、X32KOUT/X32KIN走线小于600mil，减少PCB走线寄生电容，保证晶振频偏精度。 | 建议 | |
3 | 晶振及其走线区域的外围和相邻层，用GND屏蔽保护，禁止其它走线。 | 必须遵守 | |
4 | 时钟配置相关TEST 等PIN浮空处理 | 必须遵守 | |
DRAM | 5 | DRAM部分完全参考DRAM模板进行设计，请勿随意更改叠层；若有模板更改需求，请联系全志FAE。 | 必须遵守 |
电源 | 6 | 所有电源走线必须满足电流大小要求； | 必须遵守 |
7 | VDD_SYS铜箔尽量宽，宽度不小于40mil，换层过孔不少于4个。 | 必须遵守 | |
8 | VDD-SYSFB 为电压反馈信号，远离板边及远离 DDR、CSI、SD、CARD 等干扰信号走线，走 Power 层沿其电源平面一起走到负载。如果与其他信号并排走，需要包地保护或 3W 间距。 | 必须遵守 | |
9 | VCC_DRAM铜箔尽量宽，宽度不小于40mil，换层过孔不少于4个。 | 必须遵守 | |
10 | 所有电源走线必须满足电流大小要求； | 必须遵守 | |
11 | 敏感电源如VCC-RTC/VCC-PLL/AVCC等电容尽量靠近SOC PIN脚放置； | 建议 | |
12 | VDD-SYS SOC 背面要放置一个10UF电容； | 必须遵守 | |
EMMC | 13 | CLK和DS信号做包地处理，如果不能包地则保持3W间距。 | 必须遵守 |
14 | D0~D7、DS相对CLK等长控制≤300mil。 | 必须遵守 | |
15 | CLK 串接 33R 电阻靠近主控摆放，串阻与主控 CLK 连接走线距离≤300mil。 | 必须遵守 | |
16 | DS 下拉电阻靠近 EMMC 摆放。下拉电阻引入桩线长度≤200mil。 | 必须遵守 | |
17 | 走线阻抗50 +/-10% ohm。参考平面完整。保持2W间距。 | 必须遵守 | |
SD CARD | 18 | CLK做包地处理，如果不能包地则保持3W间距。 | 必须遵守 |
19 | D0~D3相对CLK等长控制<500mil。 | 必须遵守 | |
20 | CLK 串接 电阻靠近主控摆放，串阻与主控 CLK 连接走线距离≤300mil。 | 必须遵守 | |
21 | 走线阻抗50 +/-10% ohm。参考平面完整。保持2W间距。 | 必须遵守 | |
CSI | 22 | PCLK的对地电容靠近主控，串联电阻靠近模组。 | 必须遵守 |
23 | MCLK的对地电容靠近模组，串联电阻靠近主控。 | 必须遵守 | |
24 | Hsync的对地电容靠近主控。 | 必须遵守 | |
25 | Vsync、Hsync、Data串联电阻靠近模组。 | 必须遵守 | |
26 | PCLK单线包地，如果不能包地则保持3W间距。 | 必须遵守 | |
27 | MIPI差分走线需要100ohm阻抗匹配，优先走线，走线尽量短，少换层。 | 必须遵守 | |
28 | 差分对内等长10mil，对间等长≤300mil（越小越好）。 | 必须遵守 | |
29 | 各差分对间用地线隔开，或保持间距≥15mil。 | 必须遵守 | |
LCD | 30 | LCD走线尽量满足3W原则，如不能，则至少要满足2W原则。 | 必须遵守 |
31 | LCD-CLK要做包地处理，同时要注意对包地打孔。 | 必须遵守 | |
32 | LCD线的参考平面要完整。 | 必须遵守 | |
33 | MIPI-DSI阻抗要求：单端50ohm，差分100ohm。 | 必须遵守 | |
34 | MIPI-DSI差分对内长度差10mil内，差分对之间的长度差160mil内。 | 必须遵守 | |
35 | MIPI-DSI尽量保证走线的参考平面完整。 | 必须遵守 | |
36 | 背光电路要求：PS，VLED+，VLED-所在的网络的线宽要在20mil以上。 | 必须遵守 | |
AUDIO | 37 | AVCC、VRA1、VRA2和AGND接地电容、电阻靠近主控摆放 | 。 必须遵守 |
38 | AGND铜箔宽度≥20mil，AGND接地电阻连接到GND平面的过孔≥2个。 | 必须遵守 | |
39 | MICxP、MICxN，类差分走线，线宽4mil，线距4mil，包地。 | 必须遵守 | |
40 | MBIAS与MICxP/MICxN并行走线，线宽10mil。包地。 | 必须遵守 | |
41 | LINEINL/R每对L、R信号分别包地，线宽4mil。走线及过孔远离高速信号及时钟信号。 | 必须遵守 | |
42 | LINEOUTP/N每对P、N信号分别类差分走线，线宽4mil，线距4mil，包地。 | 必须遵守 | |
USB | 43 | USB-5V 线宽建议控制在40mil以上。 | 建议 |
44 | USB-DM/USB-DP信号差分走线，差分阻抗为90ohm，保证走线参考层不跨分割。 | 必须遵守 | |
45 | USB-DM/USB-DP建议与其它信号的间距大于10 mil，避免走线走在器件下面或者与其他信号交叉。 | 建议 | |
46 | USB-DM/USB-DP走线在有空间的情况下，走线两边包地并打地过孔。 | 建议 | |
47 | USB-DM/USB-DP走线拐角的角度需保证大于等于135度；保证USB走线的长度控制在4000mil以内，走线的过孔不超过2个。 | 建议 | |
WIFI | 48 | WIFI天线尽量远离电源、DDR、LCD电路、摄像头、马达、SPEAKER等易产生干扰的模块。 | 必须遵守 |
49 | REF-CLK给WIFI模组使用，属于敏感信号，建议内层走线，需要包地走线。串接0R电阻靠近芯片放置； | 必须遵守 | |
50 | 天线馈线控制50ohm，为了增大线宽减少损耗，通常馈线相邻层挖空，隔层参考参考平面需要是完整地，同层地距离天线馈线距离保持一致，两边多打地过孔，地过孔需要回到芯片EPAD。 | 必须遵守 | |
51 | 模组下方尽可能的增加地过孔和铺铜面积； | 必须遵守 | |
52 | SDIO_CLK串接电阻靠近主控摆放。串阻与主控走线距离≤300mil。 | 必须遵守 | |
53 | SDIO_CLK做包地处理。如果不能包地则保持3W间距。 | 必须遵守 | |
54 | D0-D3相对CLK等长控制<500mil。 | 必须遵守 | |
55 | 走线阻抗50 +/-10% ohm。参考平面完整。保持2W间距。 | 必须遵守 | |
56 | 两层板时，D0-D3两两包地，CLK单线包地，线间距4mil。 | 必须遵守 | |
PMU&DCDC | 57 | 走线粗细需满足电源电流要求； | 必须遵守 |
58 | 电压反馈线，输出电压经过电容滤波后，紧挨电容取点，用4~10mil的线引入PMIC即可。DCDC1的反馈走线给DC1SW供电，走线需要加粗。DCDC4的反馈走线给DLDO2供电，走线需要加粗。 | 必须遵守 | |
59 | 反馈线在TOP面与LX的平行走线尽量短，禁止平行走线，推荐换层走线，不要从电感下方、交流路径下方或者紧挨CLK之类的跳变信号； | 必须遵守 | |
60 | CPUFB/SYSFB采用远端反馈，反馈线从内层走线，避开CLK等时钟敏感信号，远离敏感信号过孔，沿其电源平面一起走到负载； | 必须遵守 | |
61 | PMU 下方需尽可能的增加地过孔，尽可能的增大铜皮面积； | 必须遵守 | |
62 | 外挂DCDC走线要求如下：1）输入电容，输出电感反馈电阻尽量靠近IC放置；2）SW开关信号走线尽量短；3）从输出端到反馈电阻的反馈走线需避开SW信号；4）增加IC GND的铺铜面积和GND过孔散热； | 建议 | |
其他 | 63 | 其他未涉及模块请参照硬件设计指南或者其他器件datasheet layout要求 | 建议 |
ESD | 1 | CPU/DRAM/晶振等ESD敏感的关键器件，离外部金属接口的距离不小于20mm，如果小于20mm，建议预留金属屏蔽罩，并且距离其他板边不小于5mm。 | 建议 |
2 | 关键信号（RESET/NMI/Clock等）尽量避免与外部接口信号（USB/SD/HP等）或经过IO附近的走线相邻并行走线；如果不可避免，相邻并行的走线长度不超过100mils；IO保护地下方尽量不要走线，在必须走线的情况下建议走内层。 | 建议 | |
3 | 部分与外部直连或者裸露的接口，如speaker、MIC、耳机、USB、TF、DCIN等，必须加上ESD器件 ，走线路径为先经过ESD器件再到SOC。 | 必须遵守 | |
4 | 必须保证外部连接器（USB/SD）金属外壳接地良好，在板边直接通过过孔连接GND平面，每个GND焊盘与GND平面之间的连接过孔不少于3个。 | 必须遵守 | |
5 | 在PCB四周增加地保护环；DDR线束四周建议用GND保护。 | 建议 |