OFC 2026：Intel面向AI基础设施带宽扩展的集成光I/O芯粒技术

随着AI算力的爆发式增长，传统铜互连已逐渐无法满足AI基础设施对带宽、功耗、密度的极致需求。在2026年光纤通信大会（OFC 2026）上，Intel发布了面向AI scale-up场景的光学计算互连（Optical Compute Interconnect, OCI）芯粒技术，介绍了该技术的定位、核心设计目标、架构创新、硬件实现、关键器件与系统验证进展，全面呈现Intel面向下一代AI光互连的技术路线。

一、技术背景与定位

AI算力的快速增长带来了严峻的互连带宽挑战，计算与I/O能力的增速分化已成为制约AI集群规模扩展的核心瓶颈。针对这一需求，共封装光学（Co-Packaged Optics, CPO）技术成为行业核心探索方向，Intel将其明确划分为两大差异化分支：

1. 以太网兼容型CPO：面向交换机场景，核心目标是兼容现有以太网生态、实现与可插拔模块的互操作，受限于已部署的标准与系统，优化空间有限，并非本次发布的核心内容。

2. AI scale-up专用型CPO（OCI）：面向资源解耦、多机架计算网络场景，无现有标准约束，可针对AI场景对功耗、带宽密度、低延迟的需求进行极致优化，是Intel本次介绍的技术核心。

二、OCI芯粒核心设计目标

Intel为面向AI场景的OCI芯粒设定了明确的量化设计目标，所有技术路线均围绕该指标体系展开：

- 端到端功耗效率：<5pJ/bit

- 带宽密度：>1Tb/s/mm（单方向）

- 传输距离：数十米级别，链路预算2.5dB

- 增量延迟：最小化，额外引入延迟<10ns

- 系统成本：<0.1美元/Gbps（含激光器及完整光子系统）

三、核心架构创新：基于Die-to-Die接口的功能重构

OCI芯粒的核心突破在于对传统CPO的架构进行了根本性重构，解决了传统方案的功耗与密度瓶颈。

1. 传统线性CPO的架构瓶颈

传统线性CPO方案中，光芯粒通过主机芯片（SoC/GPU/交换机）内置的高速串行SerDes接口挂载，SerDes需支持长距离PCB走线，Serdes的单比特功耗高达约5pJ/bit；光芯粒仅集成模拟前端、驱动、TIA与光器件，无重定时/均衡能力。

该方案的核心瓶颈在于：带宽密度受限于主机SerDes（仅500-800Gbps/mm），端到端总功耗高达约10pJ/bit，无法满足AI场景的极致需求。

2. OCI架构的重构优化

Intel OCI架构的核心是将高功耗SerDes从主机芯片迁移至光芯粒内部，紧邻光电转换点，为光链路专门优化，SerDes单比特功耗降至1pJ/bit级别；光芯粒通过UCle等低功耗Die-to-Die（D2D）接口与主机芯片连接，主机侧无需配置高功耗高速SerDes。

同时，光学接口采用flex grid DWDM方案：允许波长梳随温度整体漂移，调制器、解复用器等所有光器件同步跟踪波长变化，无需对激光器进行高精度温度稳定，大幅降低了相关电路的功耗与成本。

该架构带来的核心优势包括：

- 带宽密度不受主机SerDes限制，可达1.5Tb/s/mm以上；

- 端到端总功耗降至~5-6pJ/bit，较传统CPO实现近50%的优化；

- 光链路设计完全独立于host芯片，可针对AI场景进行专属优化。

四、OCI芯粒硬件实现与核心规格

1. 堆叠式芯粒架构

OCI芯粒采用Die Stack垂直堆叠设计，通过先进封装技术实现集成：

- 底层CMOS电集成电路（EIC）：集成UCle主机接口、64G SerDes、调制器驱动、跨阻放大器（TIA）、控制电路等完整的收发器阵列功能，通过TSV实现与顶层光芯片的信号互连。

- 顶层硅光集成电路（PIC）：集成片上激光器阵列、半导体光放大器（SOA）、微环调制器、探测器、波分复用/解复用器、耦合结构等，构成完整的片上光子系统。

- 封装方案：采用Intel EMIB（嵌入式多芯片互连桥接）或硅中介层等高密度先进封装技术，充分释放UCle接口的带宽密度潜力。

2. 核心规格

- 光纤配置：8对光纤（Tx/Rx），每光纤16个波长，波长间隔200GHz，采用flex grid DWDM架构；

- 调制方案：单波长采用64Gbps NRZ调制，获得更优的信噪比性能，可根据系统需求适配53Gbps等速率；

- 总带宽：单光纤带宽1Tbps，单芯粒总带宽8Tbps，支持多协议场景；

- 功耗拆分（归一化至800G端口）：SerDes 1.4W，激光器/SOA 1.3W，其余EIC电路（UCle、TIA、驱动、控制）1.5W，总功耗4.2W，对应约5pJ/bit的端到端功耗效率，完全匹配设计目标。

五、核心关键技术模块

1. 晶圆级异质集成片上激光器

片上激光器是OCI芯粒的核心优势器件，Intel采用成熟的异质集成工艺，而非传统的激光器贴片对准方案：

- 核心工艺：将InP基多量子阱增益材料键合到SOI晶圆上，通过倏逝耦合实现光场模式重叠，激光腔完全构建在硅波导内，全程晶圆级制造，无需空间光有源耦合对准步骤，实现了对昂贵InP材料的高效利用。

- 核心性能：激光器到硅波导的耦合损耗<0.5dB，避免了外置激光器的光纤耦合损耗；输出功率>50mW（入硅波导功率），60℃下壁插效率（WPE）>20%，80℃下>16%；8波长DFB激光器阵列无需调节下波长间隔偏差仅为<±15GHz（3σ），可扩展至16波长阵列。

- 可靠性与量产性：该工艺已实现超10年量产，现场部署超4000万颗激光器，累计千亿小时现场运行时间；支持晶圆级测试与老化，可输出完整光子系统的已知良好裸片（KGD），大幅降低下游集成成本与风险；基于超65000颗激光器应力测试数据的可靠性模型显示，激光器FIT率仅0.09，现场返回数据验证FIT率低至0.05(616万pcs激光器，累计415亿设备小时，2pcs激光器失效)，远低于封装内其他器件的失效率。

2. 异质集成半导体光放大器（SOA）

SOA采用与激光器相同的异质集成工艺制造，用于补偿分光、传输带来的光功率损耗，优化链路预算：

- 核心性能（80℃）：小信号增益>10dB，3dB增益带宽>60nm，饱和输出功率最高15dBm，噪声系数<8dB；

- 架构优势：采用“单激光器分光+SOA放大”的方案，比单纯提高激光器功率更具功耗效率，同时降低了入射到微环调制器的光功率，避免非线性效应带来的性能代价。

3. 低功耗微环调制器（MRM）

微环调制器是DWDM架构的核心器件，相比传统MZ调制器，具备体积紧凑、功耗低、波长选择性强的优势：

- 核心性能：已实现53Gbps NRZ、120GBaud PAM4（240Gbps）的调制能力，3dB电光带宽最高65GHz；

- 功耗优化：通过集成刻蚀工艺优化的微加热器，实现调谐功耗<5mW/π，大幅降低了多环阵列的热调谐功耗开销。

4. 偏振不敏感接收机

为避免对外部光纤链路提出偏振保持要求，OCI芯粒采用了偏振不敏感的接收机设计：

- 核心原理：通过偏振分束旋转器将输入的TE、TM模式统一转换为TE模式，再通过对向传播环路与延迟线匹配，确保两路偏振信号同时到达探测器，实现对输入光偏振态无要求的接收性能；

- 实验验证：4通道DWDM接收实验中，TE模式、TM模式、随机混合偏振输入下，均实现了一致的眼图质量与接收性能。

六、系统级验证进展

Intel已完成多轮系统级验证，逐步释放技术风险：

1. 早期集成验证：2年前完成32Gbps线性光芯粒验证，直接挂载至数据中心CPU的PCIe Gen5端口，实现了双CPU平台通过光纤的无差错通信，误码率满足PCIe规范的<1e-12要求，完成了光芯粒与计算芯片集成的技术验证与风险排查。

2. 更高速率验证：完成了8×56Gbps NRZ速率的发射机与独立接收机验证，证明了芯粒带宽目标的技术可行性，为量产版本奠定了基础。

七、总结与展望

AI基础设施的规模化扩展，需要突破传统可插拔模块、以太网兼容CPO的能力边界，构建全新的专用光互连方案。Intel OCI芯粒通过基于D2D接口的功能重构、浮动栅格DWDM光学架构、晶圆级异质集成光电子器件，实现了功耗、密度、成本的同步优化，可支撑多机架高带宽域的AI scale-up架构。

目前，Intel下一代硅光工艺已完成高量产认证，全流程器件库就绪；同时持续在EIC设计、先进封装、晶圆级测试等环节投入，支撑该技术的持续迭代与规模落地。