问在Chisel 3环境下，用10分钟的时间编写了火箭芯片的Verilator生成的C++。有什么办法来加速这件事吗？
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Stack Overflow用户

提问于 2018-04-28 19:59:10

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我们正在修改火箭芯片代码。每次修改后，我们都需要运行组装程序，以确保一切都正常运行。

为此，步骤是: 1)运行Chisel，生成Verilog 2)通过Verilator运行verilog，生成C++ 3)编译生成的C++ 4)运行测试

第三步的时间是第二阶段的10倍，大约需要10分钟，这就减缓了发育。

有办法加快速度吗？

回答已采纳

发布于 2018-04-29 21:18:50

我已经发现了大量的构建和运行时间被花费在非真正可综合的结构上，这些构造用于验证支持。

例如，我通过TLMonitors选项禁用了Config。您可以在subsystem Con图中找到一个例子。

class WithoutTLMonitors extends Config ((site, here, up) => {
  case MonitorsEnabled => false
})

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原文链接：

https://stackoverflow.com/questions/50080546

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