在Verilog中更改参数值
在Verilog中更改参数值
提问于 2016-07-13 02:29:58
我想更改Verilog中的参数值，这取决于3位数字输入引脚的值。下面是我的verilog代码中的一个示例。
paramter real C_IP=0;
always @ (reg_DACIP)
begin
case (reg_DACIP)
3'b000 : C_IP = 0.8;
3'b001 : C_IP = 0.6;
3'b010 : C_IP = 0.4;
3'b011 : C_IP = 0.2;
3'b100 : C_IP = 0.0;
3'b101 : C_IP = -0.2;
3'b110 : C_IP = -0.4;
3'b111 : C_IP = -0.6;
endcase
end 当我编译时，我得到这个错误：
ncvlog: *E,PANOTL: A parameter is not a legal lvalue [3.10(IEEE)].
3'b001 : C_IP = 0.6;我知道Verilog参数是常量，因此在模拟过程中不能改变。但是，解决此问题的最佳解决方案是什么？
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原文链接：
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